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FPGA/CPLD應(yīng)用技術(shù)溫國(guó)忠、余菲、曾啟明晏凱、劉俐數(shù)字跑表模塊VerilogHDL設(shè)計(jì)溫國(guó)忠副教授

電子郵件：buddy@

電話能仿真目的：對(duì)設(shè)計(jì)進(jìn)行不帶器件延時(shí)信息的邏輯功能仿真，驗(yàn)證電路功能是否滿足設(shè)計(jì)要求DUT查看輸出波形TESTBENCHTestbench設(shè)計(jì)在數(shù)字系統(tǒng)設(shè)計(jì)完成后，就要對(duì)設(shè)計(jì)電路進(jìn)行功能仿真，以驗(yàn)證設(shè)計(jì)的正確性，這是本任務(wù)的核心步驟。編寫Testbench的主要目的是為了對(duì)使用硬件描述語(yǔ)言（HDL）設(shè)計(jì)的電路進(jìn)行仿真驗(yàn)證，測(cè)試設(shè)計(jì)電路的功能、部分性能是否與預(yù)期的目標(biāo)相符。下面給出了數(shù)字跑表模塊的testbench測(cè)試代碼。功能仿真---編寫testbenchmoduletb_paobiao;

reg clk,reset,pause;wire[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//時(shí)鐘產(chǎn)生模塊initialbegin clk=1'b0;endalways #5clk=~clk;功能仿真---編寫testbench//復(fù)位信號(hào)產(chǎn)生initialbegin reset=1'b0; #100reset=1'b1; #10reset=1'b0;end//暫停信號(hào)產(chǎn)生initialbegin pause=1'b1; #300pause=1'b0; #119905pause=1'b1

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