數(shù)字電路與邏輯設(shè)計4

第四章

組合邏輯電路

(CombinationalLogicCircuits)組合邏輯電路是指電路在任何時刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關(guān)。組合電路的一般結(jié)構(gòu)(如圖所示）組合電路的兩個特點：1）單向無反饋；2）無記憶單元（無觸發(fā)器）F1F2(Outputs)FmX1X2(inputs)

Xn

組合邏輯電路(COMBINATIONALLOGICCIRCUITS)4.1組合邏輯電路分析方法4．2組合邏輯電路設(shè)計方法4．3常用的中規(guī)模組合邏輯構(gòu)件4.1組合邏輯電路分析方法所謂邏輯電路分析，是指對一個給定的邏輯電路，找出其輸出與輸入之間的邏輯關(guān)系。4．1．1分析方法一般步驟（傳統(tǒng)、經(jīng)典）4．1．2組合邏輯電路分析的實例

4．1．2．1列寫邏輯電路真值表

4．1．2．2逐級電平推導(dǎo)法

4．1．2．3列寫邏輯表達式法4．1．1分析方法一般步驟（傳統(tǒng)、經(jīng)典）1．根據(jù)邏輯電路圖寫出輸出函數(shù)表達式2．化簡輸出函數(shù)表達式3．列出輸出函數(shù)真值表4．功能評價概括出對電路邏輯功能的文字描述，并對原電路的設(shè)計方案進行評定，必要時提出改進意見和改進方案。4．1．2組合邏輯電路分析的實例4．1．2．1列寫邏輯電路真值表例1“不一致電路”的分析P5P4P3P21&&&1&ABCFP1例2“半加器”的分析&ABCS&&&1P1P3P24．1．2．2逐級電平推導(dǎo)法例3“同或”電路的推導(dǎo)（下左圖）

F

ABAB&&&F2F1BA1&1≥1&&4．1．2．3列寫邏輯表達式法

例4“一位比較器”的分析（上右圖）把例3和例4組合起來就是一位比較器,列真值表，分析邏輯功能、推導(dǎo)表達式。當(dāng)A>B時，F(xiàn)=AB；當(dāng)A<B時，F(xiàn)=AB；當(dāng)A=B時，F(xiàn)=A⊙B4．2組合邏輯電路設(shè)計方法根據(jù)問題要求完成的邏輯功能，求出在特定條件下實現(xiàn)該功能的邏輯電路，這一過程稱為邏輯設(shè)計，又叫做邏輯綜合。邏輯設(shè)計是邏輯分析的逆過程。4．2．1設(shè)計方法一般步驟4．2．2組合邏輯電路設(shè)計的實例

4．2．2．1列寫邏輯電路真值表

4．2．2．2列簡化真值表法

4．2．2．3直接分析法（列寫邏輯表達式法）4．2．3設(shè)計中幾個實際問題的處理4．2．1設(shè)計方法一般步驟★1．建立給定問題的邏輯描述采用“真值表”方法，優(yōu)點是規(guī)整、清晰，缺點是不方便，尤其當(dāng)變量較多時十分麻煩。所以，針對具體情況通常采用“分析法”，即通過對設(shè)計要求的分析、理解，直接寫出邏輯表達式。2．求出邏輯函數(shù)的最簡表達式3．選擇邏輯門類型并進行邏輯函數(shù)變換4．畫出邏輯電路圖4．2．2組合邏輯電路設(shè)計的實例（選講）4．2．2．1列寫邏輯電路真值表例1．設(shè)計一位三變量的多數(shù)表決器例2．設(shè)計一位全加器（思考題：設(shè)計一位全減器）例3．設(shè)計三位等同比較器例4．已知X=X1X2，Y=Y1Y2是兩個正整數(shù)，求X>Y的邏輯表達式。畫出16種條件組合的真值表，再利用一張四變量卡諾圖化簡得到。4．2．2．2列簡化真值表法例5．已知X=X1X2，Y=Y1Y2是兩個正整數(shù)，求X>Y的邏輯表達式。當(dāng)X1X2Y1Y2為下列幾種情況：1×0×，0100，1110時，F(xiàn)為1。4．2．2．3直接分析法（列寫邏輯表達式法）例6．已知X=X1X2，Y=Y1Y2是兩個正整數(shù)，求X>Y的邏輯表達式。利用分析例4和例5的結(jié)論，從高位寫到低位，然后化簡。4．2．3設(shè)計中幾個實際問題的處理4．2．3．1包含無關(guān)條件的組合邏輯電路設(shè)計4．2．3．2多輸出函數(shù)的電路設(shè)計4．2．3．3無提供輸入反變量時組合邏輯電路的設(shè)計4．2．3．4考慮級數(shù)的線路設(shè)計4．2．3．1包含無關(guān)條件的組合邏輯電路設(shè)計1．無關(guān)項的含義

約束項和任意項2．無關(guān)項的兩種情形：

1）不存在；2）存在但不去關(guān)心它；用×、d、φ表示3．使用無關(guān)項進行化簡

例1：F=m4（0，2，3，4，8)＋d（10，11，12，13，14，15)；例2：用與非門設(shè)計一個判別電路，以判別8421碼所表示的十進制數(shù)之值是否大于等于5。4．無關(guān)項的好處，但也有負作用

d的使用不會影響邏輯功能。4．2．3．2多輸出函數(shù)的電路設(shè)計盡量用共享電路，找出公共項。例1.F1=m3(1，3，4，5，7)，F(xiàn)2=m3(3，4，7)例2.F1=AB+CD，F(xiàn)2=CD+CD例3.F1=ABD+ACD，F(xiàn)2=ABC+ACD+BCD4．2．3．3無提供輸入反變量時組合邏輯電路的設(shè)計1、提因子簡化例1.Z=ABCD+ABDE+ABDF+GH例2.Y=AC+BC+DF+EF2、繁造公共項例1.F=AC+BC+AB+BC例2.F=AB+AB4．2．3．4考慮級數(shù)的線路設(shè)計用與非門、與或非門分別實現(xiàn)函數(shù)F=AB+AC4．3常用的中規(guī)模組合邏輯構(gòu)件4．3．1加法器（Adder）4．3．2譯碼器（Decoder)*4．3．3編碼器(Encoders)4．3．4數(shù)據(jù)選擇器(Multiplexers)*4．3．5數(shù)據(jù)分配器(Demultiplexer)4．3．6數(shù)碼比較器(Comparator)4．3．7奇偶校驗電路(Parity)4．3．1加法器（Adder）實現(xiàn)兩個二進制數(shù)相加功能的電路稱之。4．3．1．1半加器（HalfAdder）4．3．1．2全加器（FullAdder）*4．3．1．3串行加法器4．3．1．4并行加法器1．并行輸入串行進位加法器7483（T692）2．并行輸入并行進位加法器74LS283（T693）ASBC4．3．1加法器（Adder）4．3．1．1半加器（HalfAdder）實現(xiàn)半加功能的電路稱之，即只考慮本位兩個一位二進制數(shù)A和B相加，不考慮低位進位的加法。A和B分別表示兩個相加的一位二進制數(shù)，S是本位半加和，C是本位向高位的進位。邏輯函數(shù)表達式：S=A⊕BC=A?B邏輯符號：4．3．1．2全加器（FullAdder）具有全加功能的電路稱之，即將本位兩個一位二進制數(shù)和來自低位的進位相加。Ai和Bi分別表示兩個相加的一位二進制數(shù)，Ci-1是來自低一位向本位的進位，Si是本位全加和，Ci是本位向高一位的進位；邏輯函數(shù)：Si=Ai⊕Bi⊕Ci-1=∑m3(1，2，4，7)

Ci=AiBi+BiCi-1+AiCi-1＝∑m3(3，5，6，7)全加器可通過兩種方法得到：1）通過完整的真值表，卡諾圖，表達式；2）通過兩個半加器的疊加。邏輯符號：BiAiSiCi-1Ci∑優(yōu)點：電路結(jié)構(gòu)簡單；缺點：運算速度慢；*4．3．1．3串行加法器

用一位加法器實現(xiàn)n位加法，要用到移位寄存器和寄存器4．3．1．4并行加法器1．并行輸入串行進位加法器7483（T692）n位串行進位加法器由n個一位加法器串聯(lián)構(gòu)成，下圖是一個四位串行進位加法器。B1A1F1C0C1∑B4A4F4C3

C4∑優(yōu)點：運算速度快；缺點：電路結(jié)構(gòu)較復(fù)雜2．并行輸入并行進位加法器74LS283（T693）先行進位超前進位并行進位Ci=AiBi+AiCi-1+BiCi-1=AiBi+(Ai+Bi)Ci-1令：Pi=AiBiGi=Ai+BiC0=0，C1=P1+G1C0，C2=P2+G2C1=P2+G2(P1+G1C0)C3=P3+G3C2=P3+G3(P2+G2(P1+G1C0))A4A3A2A1B4B3B2B1S4S3S2S1C0C474283典型應(yīng)用：1）將8421碼轉(zhuǎn)換成余3碼一組輸入為8421一組輸入為00112）將余3碼轉(zhuǎn)換成8421碼余3碼－3＝余3＋（－3）補碼一組輸入為余3一組輸入為1101C0＝0或1100C0＝13）1）和2）的綜合M＝0實現(xiàn)（1）,M＝1實現(xiàn)（2）M接C0

一組為A4A3A2A1，另一組為四個異或門的輸出，異或門的一個輸入接M，另一輸入分別為0011。*4）兩個余3碼的加法運算余3碼相加要進行修正，即有進位時，加3，無進位時，減3。4．3．2譯碼器（Decoder)具有譯碼功能的電路稱之，即將二進制代碼所表示的相應(yīng)信號或?qū)ο蠓g出來。4．3．2．1變量譯碼器4．3．2．2碼制變換譯碼器4．3．2．3顯示譯碼器4．3．2．1變量譯碼器功能：將n位二進制輸入變量譯為2n個不同輸出信號的電路。1．邏輯電路

1）2-4譯碼器（2-to-4-LineDecoder)

邏輯圖：&A0A1Y3Y0&&&1111Y2Y11E函數(shù)表達式、含義、功能表雙2-4譯碼器--74LS139

Y0Y1Y2Y3

A1A0EY0Y1Y2Y3

A1A0EEA1A0Y0Y1Y2Y3000011100110110101101011111011111Y0=A1A0=m0Y1=A1A0=m1Y2=A1A0=m2Y3=A1A0=m32)3-8譯碼器(3-to-8-LineDecoder)

含義、邏輯圖、函數(shù)表達式、功能表、符號“0”譯中和“1”譯中Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700001111111001101111110101101111101111101111100111101111011111101111011111101111111111103）4－16譯碼器(4-to-16-LineDecoder)3線-8線譯碼器—74138，三個輸入，八個輸出，輸出低電平有效，三個使能輸入端，只有當(dāng)S1=1,S2+S3=0時，譯碼器工作，否則譯碼器不工作。Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1S2S3“1”“0”“0”2．典型應(yīng)用1）擴展功能(DecoderExpansion)例1兩個2-4譯碼器構(gòu)成一個3-8譯碼器例2兩個3-8譯碼器構(gòu)成一個4-16譯碼器例3用若干2-4譯碼器構(gòu)成一個4-16譯碼器*2）構(gòu)成數(shù)據(jù)分配器3）構(gòu)成函數(shù)發(fā)生器(CombinationalCircuit

Implementation)

例用74138構(gòu)成一位全加器Si=∑m3（1,2,4,7）Ci=∑m3（3,5,6,7）Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1

S2

S3&&SiCi100*4）使能端的使用，能夠消除0重疊和尖峰干擾信號&A0A1Y3Y0&&&1111Y2Y1“1”“1”“1”“1”“0”“0”“0”“1”“1”“1”00100111“0”“1”1011“0”“0”0001“1”&A0A1Y3Y0&&&1111Y2Y11E4．3．2．2碼制變換譯碼器將一種代碼形式轉(zhuǎn)換成另一種代碼形式的譯碼器二--十進制譯碼器（又稱作4線-10線譯碼器）將十個表示十進制0－9的二進制代碼翻譯成相應(yīng)的輸出信號的電路稱之。例：8421碼轉(zhuǎn)換為十進制數(shù)碼的譯碼器（“1”譯中）分為兩種：完全譯碼和不完全譯碼Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9

二－十進制譯碼器A3A2

A1

A0

功能表：A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9000001111111110001101111111100101101111111001111101111110100111101111101011111101111011011111101110111111111101110001111111101100111111111101010…11111(或者d)

afbgecd4．3．2．3顯示譯碼器把二進制代碼翻譯出來以供顯示器件顯示的電路稱之。顯示電路包括顯示器和譯碼器、驅(qū)動器1．?dāng)?shù)字顯示器簡稱數(shù)碼管，用來顯示數(shù)字、文字或符號的器件。1）字形重疊式（輝光管、邊光顯示管）2）點距陣式3）分段式（熒光數(shù)碼管、半導(dǎo)體發(fā)光二極管）

i）七段筆劃形狀(Segmentdesignation)和數(shù)字的關(guān)系ii）共陽極電路（“0”點燃）與共陰極電路（“1”點燃）TS547--共陰極半導(dǎo)體發(fā)光二極管七段顯示器a-7b-6c-4d-2e-1f-9g-10h-53,8接地

109876afbgec

d123452．譯碼/驅(qū)動器74LS48--中規(guī)模二－十進制七段顯示譯碼/驅(qū)動器(BCD－to－Seven-SegmentDecoder)慣用符號

abcdefg

7448A3A2A1A0LTBI/RBORBI62173451312111091514“1”點燃7448功能表

數(shù)字LTRBIA3A2A1A0BI/RBOabcdefg01100001111111011×00011011000021×00101110110131×00111111100141×01001011001151×01011101101161×01101001111171×01111111000081×10001111111191×10011111001110~151×××××1×××××××BI××××××00000000RBI10000000000000LT0×××××11111111輔助功能：滅燈輸入(BI)、試燈輸入(LT)、滅零輸入(RBI)、滅零輸出(RBO)1)

BI=0，熄滅2)當(dāng)LT=0且BI=1，顯示83)

RBI=0，LT=1，且A3A2A1A0=0000，滅零，產(chǎn)生輸出信號RBO=0；優(yōu)先級

abcdefg

7448A3A2A1A0LTBI/RBORBI0010100000000000011111110000000例008.80消去無用的前零和無用的后零（二）RBIRBO（三）RBIRBO（一）RBIRBO（四）RBIRBO（五）RBIRBO“0”“0”“1”74LS48與TS547的連接圖

abcdefg

7448A3A2A1A0LTBI/RBORBIabcdefgbcfeagd83111TS5474．3．3編碼器(Encoders)

所謂編碼是用由0和1組成的二值代碼表示不同的事物，實現(xiàn)編碼功能的電路稱為編碼器。（譯碼的逆過程）1.二－十進制編碼器（又稱十線－四線編碼器）8421BCD碼編碼器：用四位8421二進制代碼對0～9十個十進制數(shù)進行編碼的電路。（將十進制的0～9這10個數(shù)字分別編程4位BCD碼）邏輯圖（見書本）：具有十個輸入、四個輸出。只有十種有效輸入。表達式：A=I8+I9=I8?I9B=I4+I5+I6+I7=I4?I5?I6?I7

C=I2+I3+I6+I7=I2?I3?I6?I7D=I1+I3+I5+I7+I9=I1?I3?I5?I7?I9注意無論I0＝0或I0＝1，ABCD輸出均為0000S=A+B+C+D?I08421BCD普通編碼器功能表I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y01111111111000011111111100000111111110100011111111011001011111101110011111110111101001111011111010111101111110110110111111101111011111111100001111111111001S=0S=12.優(yōu)先權(quán)編碼器(PriorityEncoder)用n位二進制代碼對2n個允許同時出現(xiàn)的信號進行編碼，這些信號具有不同的優(yōu)先級，多于一個信號同時出現(xiàn)時，只對其中優(yōu)先級最高的信號進行編碼，這樣的編碼器稱之。三位二進制優(yōu)先編碼器的功能表I7I6I5I4I3I2I1I0Y2Y1Y0000000010000000001×001000001××01000001×××0110001××××100001×××××10101××××××1101×××××××11174148--8線-3線優(yōu)先權(quán)編碼器IsI0I1I2I3I4I5I6I7Y2Y1Y0OEXOS1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100100111111111101禁止狀態(tài)工作但不編碼編碼狀態(tài)問題出現(xiàn)3個111，為區(qū)分它們，增加3個標志端：使能輸入端Is，使能輸出端OS，片優(yōu)先編碼OEX，使得編碼器出現(xiàn)三種的工作狀態(tài)：工作且編碼；工作但不編碼；禁止工作狀態(tài)。1）當(dāng)Is＝0，編碼器處于工作狀態(tài)；Is＝1，處于禁止狀態(tài)2）OS＝0，OEX＝1，工作但不編碼3）0S＝1，OEX＝0，工作且編碼。*應(yīng)用：74148兩塊擴展成16線-4線優(yōu)先權(quán)編碼器OSA2A1A0OEX74148(I)IsI7I6I5I4I3I2I1I0OSA2A1A0OEX74148(II)IsI7I6I5I4I3I2I1I0&&&&OSOEXA3A2A1A0低位片高位片I7I6I5I4I3I2I1I0I15I14I13I12I11I10I9I84．3．4數(shù)據(jù)選擇器(Multiplexers)又稱為多路選擇器或多路開關(guān)，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路，其功能是從多個數(shù)據(jù)輸入選擇出其中一個進行傳輸?shù)碾娐贰τ谝粋€具有2n路輸入和一路輸出的數(shù)據(jù)選擇器有n個選擇控制變量，控制變量的每一種取值組合對應(yīng)選中一路輸入送至輸出。功能示意圖：D1D2D3D4數(shù)據(jù)輸入數(shù)據(jù)輸出選擇輸入4．3．4．1邏輯功能1．四選一數(shù)據(jù)選擇器(4-to-1-lineMultiplexer)邏輯圖:四個數(shù)據(jù)輸入端，一個數(shù)據(jù)輸出端，兩個數(shù)據(jù)選擇端（地址輸入端）1&&&&1111D0D1D2D3FA1A0表達式：F=A1A0D0+A1A0D1+A1A0D2+A1A0D3＝miDi

功能表:慣用符號:EA1A0F1××0000D0001D1010D2011D3

FA1

74153A0ED0D1D2D3

3i=02．八選一數(shù)據(jù)選擇器(8-to-1-lineMultiplexer)

邏輯圖、表達式:F=miDi

功能表、慣用符號EA2A1A0F1×××00000D00001D10010D20011D30100D40101D50110D60111D7

FA2A1

74151A0ED0D1D2D3D4D5D6D77i=04．3．4．2典型應(yīng)用1．?dāng)U展功能例1．用2個4選1構(gòu)成一個8選1兩種方法：1）使用使能端A2的正反接兩個E；2）不使用使能端，而是用兩級電路，在輸出級加上一個二選一A2控制地址輸入，變成兩級選擇器電路

FA1

74153(I)A0ED0D1D2D3

FA1

74153(II)A0ED0D1D2D3

1A1A0D0D1D2D3D4D5D6D71A2F例2．用2個8選1構(gòu)成一個16選1兩種方案：1）使用使能端；2）不使用使能端*例3．用單一的4選1構(gòu)成一個16選1

FA2A1

74151(I)A0

ED0D1D2D3D4D5D6D7

FA2A1

74151(II)A0ED0D1D2D3D4D5D6D7D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15二選一A3FA2A1A02．構(gòu)造函數(shù)發(fā)生器代數(shù)法、卡諾圖法、功能表例1．用八選一構(gòu)造一位全加器

FA2A1

74151A0ED0D1D2D3D4D5D6D7

FA2A1

74151A0ED0D1D2D3D4D5D6D7AiBiCi-1Si“1”Ci“0”例2．用四選一構(gòu)造一位全加器例3.用四選一實現(xiàn)4變量邏輯函數(shù)的功能，函數(shù)式為F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15)FA1

74153A0ED0D1D2D3

FA1

74153A0ED0D1D2D3

AiBiBiCi-1Ci-1Ci-1Ai-1Ai-1SiSi3．并行串行數(shù)據(jù)傳送8選一，3個地址輸入端由模8計數(shù)器控制，整個電路實現(xiàn)8路的并行輸入到1路輸出的串行轉(zhuǎn)換過程。

FA2A1

74151A0ED0D1D2D3D4D5D6D7計Q2數(shù)Q1器Q0時鐘10110010并行輸入串行輸出101100104．3．5數(shù)據(jù)分配器(Demultiplexer)

又稱為多路分配器，常用DEMUX表示。它是一種單輸入、多路輸出的組合邏輯電路，邏輯功能是將一個輸入信號，根據(jù)選擇信號的不同取值，傳送至多個輸出數(shù)據(jù)通道中的某一個。對于一個具有一路輸入和2n路輸出的數(shù)據(jù)分配器有n個選擇控制變量，控制變量的每一種取值組合對應(yīng)一路輸入送至選中的輸出。從哪一路輸出由選擇控制變量決定。功能示意圖：F1F2F3F4數(shù)據(jù)輸出數(shù)據(jù)輸入選擇輸入4．3．5．1邏輯功能1－4路數(shù)據(jù)分配器（1-to-4-LineDemultiplexer）邏輯圖(見書本），一個數(shù)據(jù)輸入端，四個數(shù)據(jù)輸出端，兩個數(shù)據(jù)選擇端（地址輸入端）&A0A1Y3Y0&&&1111Y2Y1D1111F0F1F2F3慣用符號表達式：F0=A1A0DF1=A1A0DF2=A1A0DF3=A1A0D功能表

F0F1F2F3A1A0DA1A0F3F2F1F000000D0100D0100D0011D0004．3．5．2典型應(yīng)用1．串行并行數(shù)據(jù)傳送

Y0Y1Y2D

Y3Y4Y5Y6Y7數(shù)據(jù)分配器A2A1A00100110110110010計Q2數(shù)Q1器Q0時鐘并行串行并行數(shù)據(jù)傳送八選一＋3－8譯碼器前者地址選擇和后者變量輸入一致，把八選一的輸出接3－8的低電平使能端。

Y0Y1S1Y2S2Y3S3Y4Y5Y6Y7譯碼器數(shù)據(jù)選擇器D0D1D2D3FD4D5D6D7A2A1A01ABCA2A1A0并行輸入串行并行輸出2．利用譯碼器構(gòu)成數(shù)據(jù)分配器例1用2－4譯碼器構(gòu)成1－4路

Y0Y1Y2Y3

A1A0ED101101

Y0Y1Y2Y3

A1A0ED10111110例2用3－8譯碼器構(gòu)成1－8路1)使用低電平使能端；2）使用高電平使能端Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1S2S3D“1”Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1S2S3D“0”原碼輸出反碼輸出3．等同比較器3－8譯碼器＋八選一，觀察F的值判斷譯碼器的數(shù)據(jù)輸入和選擇器的地址輸入是否一致，從而比較兩個三位的二進制數(shù)是否等同。當(dāng)F=0時，說明相等。

Y0Y1A2Y2A1Y3A0Y4Y5Y6Y7譯碼器數(shù)據(jù)選擇器D0D1D2D3FD4D5D6D7XYZA2A1A0S1S2S3100ABC1011111101110104．3．6數(shù)碼比較器

用來比較兩個二進制數(shù)大小的邏輯電路。4.3.6.1一位等同比較器比較兩個一位二進制數(shù)A和B是否相等F=AB+AB=A⊕B=A⊙B4.3.6.2一位大小比較器比較兩個一位二進制數(shù)A和B的大小當(dāng)A>BF=AB當(dāng)A<BF=AB4.3.6.3四位等同比較器比較兩個四位二進制數(shù)A3A2A1A0和B3B2B1B0是否相等F=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)(a=b)邏輯圖用兩級實現(xiàn)，輸入級用異或門，輸出端接輸出級或非門的輸入端。

4.3.6.4四位大小比較器74LS85F(A>B)=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0+(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0）(a>b)F(A<B)=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0+(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)(a<b)慣用符號A3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b

a<b真值表：級聯(lián)輸入的優(yōu)先級最低數(shù)碼輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0a>ba=ba<bA>BA=BA<BA3>B3××××××100A3<B3××××××001A3=B3A2>B2×××××100A3=B3A2<B2×××××001A3=B3A2=B2A1>B1××××100A3=B3A2=B2A1<B1××××001A3=B3A2=B2A1=B1A0>B0×××100A3=B3A2=B2A1=B1A0<B0×××001A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001典型應(yīng)用：1.擴展為八位比較器

用兩塊7485串聯(lián)，把低一級的85輸出接高一級的級聯(lián)輸入端，低85的級聯(lián)輸入端接010。A3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b

a<bA3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b

a<bA3B3A2B2A1B1A0B0010A7B7A6B6A5B5A4B42.擴展為五位比較器

用一塊實現(xiàn)，利用級聯(lián)輸入端的作用三種方案：1）a>b接A0，a=b接0，a<b接B0，當(dāng)A0、B0接互反的信號時，輸出沒任何問題，但是接相同信號時，A0B0為00，三個輸出為000，A0B0接11，三個輸出為101，這與輸出端本身含義相否，如果不作任何處理，這種結(jié)論約定便可以了。A3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b