基于CPLD的低頻相位測量儀的設計與實現(xiàn)

基于CPLD的低頻相位測量儀的設計與實現(xiàn)

以Altera公司CPLD芯片EPM240T100C5N和單片機AT89S52為核心，輔以相關模擬電路，構成一個低頻數(shù)字式相位測量儀。系統(tǒng)由整形電路、CPLD數(shù)據(jù)采集電路、單片機數(shù)據(jù)運算控制電路和數(shù)據(jù)顯示電路幾部分構成。包括硬件設計和軟件設計兩大部分。簡介等精度頻率/相位計實物圖

本系統(tǒng)采用Altera公司CPLD芯片EPM240T100C5N和單片機AT89S52構成測控主體。其中，CPLD主要負責采集兩個同頻待測正弦信號的頻率和相位差所對應的時間差，而單片機負責讀取CPLD的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)技術待測正弦信號的頻率及兩路同頻正弦信號之間的相位差，同時通過功能鍵切換顯示出待測信號的頻率和相位差。由于CPLD對脈沖信號比較敏感，而被測信號是周期相同、相位不同的兩路正弦波信號，故需對輸入波形進行整形，使其變成方波信號，再輸入CPLD進行處理。由于系統(tǒng)將CPLD和單片機相結合，綜合其優(yōu)點，具有集成度高、穩(wěn)定性好、設計靈活和設計效率高等優(yōu)點。系統(tǒng)可分為三部分：數(shù)據(jù)采集電路數(shù)據(jù)運算控制電路數(shù)據(jù)顯示電路由于CPLD具有集成度高，I/O資源豐富，穩(wěn)定可靠等優(yōu)點，而單片機具有良好的人機接口和運算控制功能。等精度測頻主控結構圖測頻時序圖相位測量：將兩路被測正弦波信號整成方波信號，通過鑒相器，輸出一路具有不同占空比的脈沖波形。由仿真波形可知，該脈沖信號的占空比與這兩路信號鑒相器原理圖和仿真波形系統(tǒng)模塊設計,包括信號整形模塊，CPLD數(shù)據(jù)采集模塊，單片機數(shù)據(jù)運算控制及數(shù)據(jù)顯示模塊單片機模塊的程序設計流程圖等精度頻率/相位計實物圖CPLD模塊的軟件設計與仿真等精度測頻時序圖測相位差時序圖從圖中可以看出，SPUL=1時，系統(tǒng)進行等精度測頻。這時，CLR一個正脈沖后，系統(tǒng)被初始化。然后CL被置為高電平，但這時兩個計數(shù)器并未開始計數(shù)(START=0),直到此后被測信號TCLK出現(xiàn)一個上升沿，START=1時兩個計數(shù)器同時啟動，分別對被測信號和標準信號開始計數(shù)，其中BZQ和TSQ分別為標準頻率計數(shù)器和被測頻率計數(shù)器的計數(shù)值。由圖可見，在CL變?yōu)榈碗娖胶螅嫈?shù)仍未停止，直到TCLK出現(xiàn)一個上升沿為止，這時START=0，可作為單片機了解計數(shù)結束的標志信號。仿真波形中TCLK和BCLK的周期分別設置為10us和500ns。在圖中可以看到，計數(shù)結果是，對TCLK的計數(shù)值是5，對BCLK的計數(shù)值是64(十六進制)。通過控制SEL就能按照8個8位將計數(shù)器中的32位數(shù)讀入單片機中進行計算，在圖中，取SPUL=0時，系統(tǒng)被允許進行脈寬測試。為了便于觀察，圖中仿真波形中的TCLK和BCLK的周期分別設置為75us和500ns。此時，CL和CLR的功能都能發(fā)生變化，前者為1時測信號高電平的脈寬，為0時測低電平的脈寬；而后者CLR變?yōu)?時作系統(tǒng)初始化，由1變?yōu)?后啟動電路系統(tǒng)的標準信號計數(shù)器BZQ準備對標準頻率進行計數(shù)。而允許計數(shù)的條件是此后出現(xiàn)的第一個脈寬。由圖11可見，當CL=1，TCLK的高電平脈沖到來時，即啟動了BZQ進行計數(shù)，而在TCLK的低電平到來時停止計數(shù)，狀態(tài)信號EEND則由低電平變?yōu)楦唠娖?，告訴單片機計數(shù)結束。計數(shù)值可以通過SEL讀出，這里是4BH.由此，不難算出，TCLK的高電平脈寬應該等于4BH乘以BCLK的周期。改變CL