高效狀態(tài)機(jī)設(shè)計(jì)

FPGA/CPLD應(yīng)用技術(shù)溫國(guó)忠、余菲、曾啟明晏凱、劉俐高效狀態(tài)機(jī)設(shè)計(jì)溫國(guó)忠副教授

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電話要內(nèi)容：有限狀態(tài)機(jī)設(shè)計(jì)方法1狀態(tài)機(jī)設(shè)計(jì)優(yōu)化2高效狀態(tài)機(jī)設(shè)計(jì)方法3有限狀態(tài)機(jī)設(shè)計(jì)方法：組合邏輯輸出編碼狀態(tài)機(jī)設(shè)計(jì)寄存器輸出編碼狀態(tài)機(jī)設(shè)計(jì)One-hot輸出編碼狀態(tài)機(jī)設(shè)計(jì)狀態(tài)機(jī)設(shè)計(jì)實(shí)例：組合邏輯輸出狀態(tài)機(jī)設(shè)計(jì)編碼modulefsm1(clk,reset,go,ws,ds,rd);input clk,reset;input go,ws;output ds,rd;wire ds,rd; reg[1:0]c_state;//當(dāng)前狀態(tài)reg[1:0]n_state;//下一個(gè)狀態(tài)parameter[1:0]idle=2‘b00,//狀態(tài)參數(shù)定義 read=2'b01, dly=2'b10, done=2'b11;assignrd=(c_state==read||c_state==dly);assignds=(c_state==done);組合邏輯輸出狀態(tài)機(jī)設(shè)計(jì)編碼always@(posedgeclk)beginif(reset==1) c_state<=IDLE;else c_state<=n_state;endalways@(c_stateorgoorws)begin n_state=IDLE;case(c_state)IDLE:begin if(go==1) n_state=READ; else n_state=IDLE; end組合邏輯輸出狀態(tài)機(jī)設(shè)計(jì)編碼READ:begin n_state=DLY; end DLY:begin if(ws==1) n_state=READ; else n_state=DONE; end DONE:begin n_state=IDLE; endendcaseendendmodule

第一個(gè)always塊用于產(chǎn)生的連續(xù)的狀態(tài)機(jī)寄存器第二個(gè)always塊用于產(chǎn)生組合的下一狀態(tài)邏輯assign賦值語(yǔ)句用于產(chǎn)生組合輸出邏輯，狀態(tài)機(jī)輸出rd和ds均由state經(jīng)組合譯碼得到這種組合邏輯輸出編碼是否存在缺陷？

用組合邏輯直接輸出的狀態(tài)機(jī)設(shè)計(jì)容易產(chǎn)生毛刺如果我們采用用時(shí)鐘同步寄存器輸出信號(hào)的狀態(tài)機(jī)設(shè)計(jì)則可以消除“毛刺”如何改進(jìn)優(yōu)化？

優(yōu)化后的狀態(tài)機(jī)設(shè)計(jì)框圖

寄存器輸出狀態(tài)機(jī)設(shè)計(jì)編碼modulefsm2(clk,reset,go,ws,ds,rd);：always@(posedgeclk)beginif(reset==1) c_state<=IDLE;else c_state<=n_state;endalways@(c_stateorgoorws)begin

：end寄存器輸出狀態(tài)機(jī)設(shè)計(jì)編碼always@(posedgeclk)if(reset==1)beginds<=1'b0;rd<=1'b0;endelsebegincase(c_state) IDLE:if(go==1)rd<=1'b1; READ:rd<=1'b1; DLY:if(ws==1)rd<=1'b1; elseds<=1'b1;endcaseendendmodule

優(yōu)化后的狀態(tài)機(jī)綜合電路圖

與第一種設(shè)計(jì)方法相比，在此程序中用到了三個(gè)always塊，將第一種設(shè)計(jì)方法中的assign連續(xù)賦值語(yǔ)句使用第三個(gè)always塊來(lái)代替這個(gè)描述時(shí)序電路的always塊起到了“寄存下一個(gè)輸出”的作用，因而消除了輸出信號(hào)的毛刺。這種設(shè)計(jì)方法對(duì)于電路綜合非常有利，它有效的遏制了由于組合邏輯的惡劣延時(shí)而給電路帶來(lái)的時(shí)延問(wèn)題。但是這種設(shè)計(jì)方法多用了兩個(gè)寄存器，使綜合電路面積增大

One-hot編碼輸出狀態(tài)機(jī)設(shè)計(jì)One-hot編碼狀態(tài)機(jī)設(shè)計(jì)框圖

將輸出邏輯通過(guò)One-Hot編碼的方式和當(dāng)前狀態(tài)寄存器融合在一起。輸出信號(hào)未經(jīng)過(guò)額外的邏輯對(duì)現(xiàn)態(tài)進(jìn)行譯碼，而是直接來(lái)自狀態(tài)寄存器，因而輸出信號(hào)不會(huì)產(chǎn)生毛刺，同時(shí)減少了直接輸出的邏輯，使電路綜合面積更小，是一種更高效的狀態(tài)機(jī)

One-hot編碼狀態(tài)機(jī)設(shè)計(jì)編碼modulefsm3(clk,reset,go,ws,ds,rd);：reg[2:0]c_state;reg[2:0]n_state;parameter[2:0]S0=3‘b0_00,//狀態(tài)編碼 S1=3'b0_01, S2=3'b1_01, S3=3'b0_10;always@(posedgeclk)beginif(reset==1)One-hot編碼狀態(tài)機(jī)設(shè)計(jì)編碼c_state<=IDLE;el