數(shù)字電子技術(shù)第6章半導(dǎo)體存儲器和可編程邏輯器件-7989

第6章半導(dǎo)體存儲器和可編程邏輯器件6.1半導(dǎo)體存儲器6.2可編程邏輯器件PLD6.1半導(dǎo)體存儲器半導(dǎo)體存貯器能存放大量二值信息的半導(dǎo)體器件。存儲器的主要性能指標(biāo):存儲時間存儲容量半導(dǎo)體存儲器按存取功能可分為兩大類。（1）只讀存儲器ROMROM一般用來存放固定的程序和常數(shù)，所謂“只讀”，是指不能隨機(jī)寫入。（2）隨機(jī)存取存儲器RAMRAM主要用于存放各種現(xiàn)場的輸入輸出數(shù)據(jù)和中間運(yùn)算結(jié)果。其特點是能隨機(jī)讀出或?qū)懭?。存儲器RAM(Random-AccessMemory)ROM(Read-OnlyMemory)固定ROM可編程ROMPROMEPROME2PROMSRAM(StaticRAM)：靜態(tài)RAMDRAM(DynamicRAM)：動態(tài)RAM6.1.1隨機(jī)存儲器RAM6.1.2只讀存儲器ROM幾個基本概念：存儲容量（M)：存儲二值信息的總量。字?jǐn)?shù)：字的總量。字長（位數(shù)）：表示一個信息多位二進(jìn)制碼稱為一個字，字的位數(shù)稱為字長。存儲容量（M)＝字?jǐn)?shù)×位數(shù)地址：每個字的編號。字?jǐn)?shù)=2n（n為存儲器外部地址線的線數(shù)）6.1.1隨機(jī)存儲器RAMRAM可分為單極型和雙極型：雙極型工作速率高，但是集成度不如單極型的高。目前，由于工藝水平的不斷提高，單極型RAM的速率已經(jīng)可以和雙極型RAM相比，而且單極型RAM具有功耗低的優(yōu)點。這里只以單極型RAM為例進(jìn)行分析。

單極型RAM又可分為靜態(tài)RAM與動態(tài)RAM：靜態(tài)RAM是用MOS管觸發(fā)器來存儲代碼，所用MOS管較多、集成度低、功耗也較大。動態(tài)RAM是用柵極分布電容保存信息，它的存儲單元所需要的MOS管較少，因此集成度高、功耗也小。靜態(tài)RAM使用方便，不需要刷新。一、RAM的基本結(jié)構(gòu)RAM的基本結(jié)構(gòu)如下圖所示：存儲矩陣地址譯碼器和讀寫電路地址片選信號讀寫控制信號數(shù)據(jù)輸入和輸出信號

下圖是二元尋址的M字×1位RAM結(jié)構(gòu)圖，它的存儲矩陣是n×m位。地址譯碼器分行譯碼器和列譯碼器，只有行及列共同選中的單元才能進(jìn)行讀、寫。這種尋址的方式所需要行線和列線的總數(shù)較少。例如要存儲256字×1位的容量，采用一元尋址就需要256條字線，若采用二元尋址只需n=16，m=16，共32條線也就可以了。nmR列地址全0行地址全011W二、RAM的存儲單元1.靜態(tài)隨機(jī)存取存儲器(SRAM)SRAM的本結(jié)構(gòu)CE

OE

WE

=100高阻CE

OE

WE

=00X輸入CE

OE

WE

=010輸出CE

OE

WE

=011高阻SRAM的工作模式

工作模式

CE

WE

OE

I/O0~I/Om-1

保持(微功耗)

1

X

X

高阻

讀

0

1

0

數(shù)據(jù)輸出

寫

0

0

X

數(shù)據(jù)輸入

輸出無效

0

1

1

高阻

RAM存儲單元

靜態(tài)SRAM(StaticRAM)雙穩(wěn)態(tài)存儲單元電路列存儲單元公用的門控制管，與讀寫控制電路相接Yi＝1時導(dǎo)通本單元門控制管:控制觸發(fā)器與位線的接通。Xi=1時導(dǎo)通來自列地址譯碼器的輸出來自列地址譯碼器的輸出RAM存儲單元

靜態(tài)SRAM(StaticRAM)T5、T6導(dǎo)通T7

、T8均導(dǎo)通Xi=1Yj=1觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。觸發(fā)器與位線接通

動態(tài)存儲單元及基本操作原理

T

存儲單元寫操作:X=1=0T導(dǎo)通，電容器C與位線B連通輸入緩沖器被選通，數(shù)據(jù)DI經(jīng)緩沖器和位線寫入存儲單元如果DI為1，則向電容器充電，C存1;反之電容器放電,C存0。

刷新R行選線X讀/寫輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B2.動態(tài)隨機(jī)存取存儲器讀操作:X=1=1T導(dǎo)通，電容器C與位線B連通輸出緩沖器/靈敏放大器被選通，C中存儲的數(shù)據(jù)通過位線和緩沖器輸出

T

刷新R行選線X輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B每次讀出后，必須及時對讀出單元刷新，即此時刷新控制R也為高電平，則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對電容器C進(jìn)行刷新。3.存儲器容量的擴(kuò)展

位擴(kuò)展可以利用芯片的并聯(lián)方式實現(xiàn)?！ぁぁE┇A11A0···WED0D1

D2

D3WECEA0A114K×4位I/O0I/O1I/O2I/O3D12D13D14D15CEA0A114K×4位I/O0I/O1I/O2I/O3WE(1)字長（位數(shù)）的擴(kuò)展---用4KX4位的芯片組成4KX16位的存儲系統(tǒng)。RAM存儲容量的擴(kuò)展(2)字?jǐn)?shù)的擴(kuò)展—用用8KX8位的芯片組成32KX8位的存儲系統(tǒng)。RAM1D0D7A0A12CE1芯片數(shù)=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1系統(tǒng)地址線數(shù)=15系統(tǒng):A0~A14

A13~A14?2000H2001H2002H┇3FFFH4000H400H4002H┇5FFFH6000H6001H6002H┇7FFFH0000H0001H0002H┇1FFFH芯片:A0~A12

32K×8位存儲器系統(tǒng)的地址分配表各RAM芯片譯碼器有效輸出端擴(kuò)展的地址輸入端A14A138K×8位RAM芯片地址輸入端

A12A11A10A9A8A7A6A5A4A3A2A1A0對應(yīng)的十六進(jìn)制地址碼

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH

字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制存儲器芯片的片選輸入端來實現(xiàn)。6.1.2只讀存儲器ROM

只讀存儲器，工作時內(nèi)容只能讀出，不能隨時寫入，所以稱為只讀存儲器。(Read-OnlyMemory)ROM的分類按寫入情況劃分

固定ROM可編程ROMPROMEPROME2PROM按存貯單元中器件劃分

二極管ROM三極管ROMMOS管ROM一、ROM的定義與基本結(jié)構(gòu)存儲矩陣

地址譯碼器地址輸入ROM的定義與基本結(jié)構(gòu)數(shù)據(jù)輸出控制信號輸入輸出控制電路地址譯碼器存儲矩陣輸出控制電路一、固定ROM圖中采用一個2線—4線地址譯碼器將兩個地址碼A0、Al譯成四個地址W0~W3。存儲單元是由二極管組成的4×4存儲矩陣，其中1或0代碼是用二極管有無來設(shè)置的。即當(dāng)譯碼器輸出所對應(yīng)的W（字線）為高時，在線上的二極管導(dǎo)通，將相應(yīng)的D（位線）與W相連使D為1，無二極管的D為0，如圖中所存的信息為：D0：0101；D1：1110；D2：0011；D3：1010。三、ROM（二極管PROM）結(jié)構(gòu)示意圖存儲矩陣位線字線輸出控制電路M=44地址譯碼器字線與位線的交點都是一個存儲單元。交點處有二極管相當(dāng)存0，無二極管相當(dāng)存1當(dāng)OE=1時輸出為高阻狀態(tài)000101110010000101110010地址A1A0D3D2D1D0內(nèi)容當(dāng)OE=0時字線存儲矩陣位線字線與位線的交點都是一個存儲單元。交點處有MOS管相當(dāng)存0，無MOS管相當(dāng)存1。兩維譯碼四、紫外線擦除、電可編程的EPROM2716器件EPROM2716是211×8位可改寫存儲器，有11位地址線A0～A10，產(chǎn)生字線為2048條，D7～D0是8位數(shù)據(jù)輸出/輸入線，編程或讀操作時，數(shù)據(jù)由此輸入或輸出。

CS為片選控制信號，是低電平有效。

OE/PGM為讀出/寫入控制端低電平時輸出有效，高電平進(jìn)行編程，寫入數(shù)據(jù)。五、集成電路ROMAT27C010，128K′8位ROM

工作模式A16~A0VPPD7~D0讀00XAiX數(shù)據(jù)輸出輸出無效X1XXX高阻等待1XXAiX高阻快速編程010AiVPP數(shù)據(jù)輸入編程校驗001AiVPP數(shù)據(jù)輸出6.2可編程邏輯器件PLD6.2.1PLD基本結(jié)構(gòu)6.2.2PLD分類6.2.3通用陣列邏輯GAL6.2.4復(fù)雜可編程邏輯器件CPLD6.2.5現(xiàn)場可編程門陣列FPGA可編程邏輯器件是一種可以由用戶定義和設(shè)置邏輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點。6.2.1PLD基本結(jié)構(gòu)與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號

可由或陣列直接輸出，構(gòu)成組合輸出；通過寄存器輸出，構(gòu)成時序方式輸出。1、PLD的基本結(jié)構(gòu)與門陣列或門陣列乘積項和項互補(bǔ)輸入2.

PLD的邏輯符號表示方法(1)

連接的方式(2)基本門電路的表示方式L=A?B?C與門或門ABCDL

ABC&

LL=A+B+C+DAB

C≥1L

D三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器(3)簡單的PROM電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：固定連接點（與）編程連接點（或）3.PLD的分類PROMPLAPALGAL低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件（HDPLD）可編程邏輯器件（PLD）(1)按集成密度劃分為(2)按結(jié)構(gòu)特點劃分簡單PLD(PAL，GAL)復(fù)雜的可編程器件(CPLD):CPLD的代表芯片如：Altera的MAX系列現(xiàn)場可編程門陣列(FPGA)PLD中的三種與、或陣列與陣列、或陣列均可編程(PLA)與陣列固定，或陣列可編程(PROM)與陣列可編程，或陣列固定(PAL和GAL等)(3)按PLD中的與、或陣列是否編程分（4）PLD實現(xiàn)組合邏輯電路例1由PLA構(gòu)成的邏輯電路如圖所示，試寫出該電路的邏輯表達(dá)式，并確定其邏輯功能。寫出該電路的邏輯表達(dá)式：AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCn例2試寫出該電路的邏輯表達(dá)式。

用PLD實現(xiàn)邏輯電路的方法與過程用可編程邏輯器件設(shè)計電路需要相應(yīng)的開發(fā)軟件平臺和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種多樣?？删幊踢壿嬈骷O(shè)計電路過程如下圖所示。電路方設(shè)案計設(shè)計輸入優(yōu)化電路選擇器件編程器時件序功檢能查特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設(shè)計和輸入電路外，其它功能都可用編程軟件自動完成。從組合電路角度來看:例3：試用適當(dāng)容量的PROM實現(xiàn)兩個兩位二進(jìn)制數(shù)比較的比較器。

（1）兩個兩位二進(jìn)制數(shù)分別為A1A0和B1B0，當(dāng)A1A0大于B1B0時，F(xiàn)1＝1，A1A0等于B1B0時，F(xiàn)2＝1，A1A0小于B1B0時，F(xiàn)3＝1，下表給出了兩位二進(jìn)制數(shù)比較結(jié)果的輸入輸出對照表。輸入地址信號為電路的輸入邏輯變量

存儲矩陣為或陣列把乘積項組合成m個邏輯函數(shù)輸出。地址譯碼器產(chǎn)生2n個字線為固定與陣列產(chǎn)生2n個乘積項2023/1/1341

由此可寫出輸出邏輯函數(shù)的最小項表達(dá)式為：

F1＝m（4,8,9,12,13,14）

F2＝m（0,5,10,15）

F3＝m（1,2,3,6,7,11）

（2）把A1A0和B1B0作為PROM的輸入信號，F(xiàn)1、F2和F3為或陣列的輸出，下圖是用PROM實現(xiàn)比較器的陣列圖。2023/1/1342

（3）選用PROM的容量16×3位可滿足要求。實現(xiàn)簡單的組合邏輯電路函數(shù)方便。

大多數(shù)組合邏輯函數(shù)的最小項不超過40個，使得PROM芯片的面積利用率不高，功耗增加。PROM與陣列固定，必須進(jìn)行全譯碼，產(chǎn)生全部的最小項。

4個地址進(jìn)行全譯碼，產(chǎn)生16個乘積項。0...16

3個輸出產(chǎn)生3個乘積項之和函數(shù)。

為解決這一問題，考慮與陣列也設(shè)計成可編程形式來實現(xiàn)組合邏輯，由這一設(shè)想發(fā)明了可編程邏輯陣列（PLA）。2023/1/1343例4:試用PLA實現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。

（1）設(shè)四位自然二進(jìn)制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，其對應(yīng)的真值表如下表所示。NB3

B2

B1

B0G3

G2

G1

G0012345678910111213141500000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000

根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達(dá)式如下：

（2）轉(zhuǎn)換器有四個輸入信號，化簡后需用到7個不同的乘積項，組成4個輸出函數(shù)，故選用四輸入的7×4PLA實現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。

右圖僅用了七個乘積項，比PROM全譯碼少用9個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。4個輸出與陣列或陣列四個自然二進(jìn)制碼輸入××××××××七個乘積項例5：PLA和D觸發(fā)器組成的同步時序電路如圖所示，要求：（1）寫出電路的驅(qū)動方程、輸出方程。（2）分析電路功能，畫出電路的狀態(tài)轉(zhuǎn)換圖。D

Q0

Q0D

Q1

Q1D

Q2

Q2QCCCP解：（1）根據(jù)PLA與或陣列的輸入/輸出關(guān)系，可直接得到各觸發(fā)器的激勵方程及輸出方程：D0=Q0+Q1Q0

D1=Q1Q0+Q1Q0D2=Q0

Q2+Q2Q0QCC=Q0

Q1Q2+

Q0

Q1

Q2D0=Q0+Q1Q0D02023/1/1346（2）先設(shè)定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵方程和輸出方程，可列出下表所示的電路狀態(tài)轉(zhuǎn)換表。

Q2

Q1

Q0D2

D1

D0Q2n+1Q1n+1Q0n+1QCC00000101001110010111011110101110101000111100111010101110101000111100111010000010根據(jù)狀態(tài)轉(zhuǎn)換表，畫出下圖所示的電路狀態(tài)轉(zhuǎn)換圖。000101111110001011010100

該電路是能夠自啟動的同步六進(jìn)制計數(shù)器。2023/1/1347

從以上設(shè)計可知，用PLA設(shè)計電路具有節(jié)省存儲單元等等優(yōu)點。

但是由于PLA制作工藝復(fù)雜，并且不具備優(yōu)秀的軟件開發(fā)工具的支持，使得PLA的性能價格比不理想，使其發(fā)展受到限制。

后繼科技工作者發(fā)明了性能價格比更加良好的器件可編程陣列邏輯（PAL）。6.2.3通用陣列邏輯GAL采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu)

適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替前面討論過的PAL各種類型及其派生類型。（一）GAL器件結(jié)構(gòu)和特點

GAL器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的16表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型。1.GAL16V8的基本結(jié)構(gòu)8個輸入緩沖器8個反饋緩沖器一個共用時鐘CLK8個輸出緩沖器8個OLMC2.GAL輸出邏輯宏單元OLMC的組成輸出邏輯宏單元OLMC由或門、異或門、D觸發(fā)器、多路選擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時序輸出3.輸出邏輯宏單元OLMC組態(tài)輸出邏輯宏單元由對AC1(n)

和AC0進(jìn)行編程決定PTMUX、TSMUX、OMUX和FMUX的輸出，共有5種基本組態(tài)：專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1)專用輸入組態(tài)：I/O可以作為輸入端，提供給相鄰的邏輯宏單元。本級輸入信號卻來自另一相鄰宏單元。此時AC1(n)＝1，AC0＝0，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止。01(2)專用輸出組態(tài)：本單元的反饋信號和相鄰單元的信號都被阻斷。異或門的輸出不經(jīng)過D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出。通過編程，使第一條乘積項經(jīng)過乘積項數(shù)據(jù)選擇器作為或門的輸入。

AC1(n)＝0，AC0＝0，四路反饋數(shù)據(jù)選擇器FMUX輸出接在低電平。（3）寄存器組態(tài)：當(dāng)AC1(n)＝0，AC0＝1時，如下圖所示?；蜷T的輸入有8個乘積項。此時OMUX選中觸發(fā)器的同相輸出Q端作為輸出信號。反饋輸入信號來自D觸發(fā)器的反相端。

OE、CLK作為輸出緩沖器的使能信號和時鐘，為公共端。4.GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下特點：有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2)

100％可編程：GAL采用浮柵編程技術(shù)，使與陣列以及邏輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計有錯時，可以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因而每個芯片可100％編程。(3)

100%可測試：GAL的宏單元接成時序狀態(tài)，可以通過測試軟件對它們的狀態(tài)進(jìn)行預(yù)置，從而可以隨意將電路置于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結(jié)果100％可測。(4)

高性能的E2COMS工藝：GAL具有高速度、低功耗的特點，并且編程數(shù)據(jù)可保存20年以上。（二）GAL器件的編程方法和應(yīng)用對GAL編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與陣列編程之外，還要對邏輯宏單元進(jìn)行編程，以達(dá)到預(yù)定的輸出邏輯關(guān)系。目前GAL的編程方法有兩種：一種是早期的GAL器件編程需要使用專門的編程器，將需要編程的GAL器件插入編程器進(jìn)行編程，然后將編程后的GAL器件連接在電路中的系統(tǒng)。另一種是新一代的GAL器件，可以脫離開編程器，直接在設(shè)計者的電路系統(tǒng)上編程。這樣應(yīng)當(dāng)具備GAL編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺和硬件編程設(shè)備，而軟件平臺是不可缺少的。與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、乘積項和更多的宏單元；每個塊之間可以使用可編程內(nèi)部連線(或者稱為可編程的開關(guān)矩陣)實現(xiàn)相互連接。CPLD器件內(nèi)部含有多個邏輯塊，每個邏輯塊都相當(dāng)于一個GAL器件;6.2.4復(fù)雜可編程邏輯器件CPLD一、CPLD的結(jié)構(gòu)更多成積項、更多宏單元、更多的輸入信號。通用的CPLD器件邏輯塊的結(jié)構(gòu)

內(nèi)部可編程連線區(qū)

n

宏單元1

宏單元2

宏單元3

·

·

·

可編程乘積項陣列

乘積項分配

宏單元m

內(nèi)部可編程連線區(qū)

m

m

I/O塊

XilnxXG500:90個36變量的乘積項,宏單元36個AlteraMAX7000:80個36變量的乘積項,宏單元16個XG500系列乘積項分配和宏單元可編程數(shù)據(jù)分配器可編程數(shù)據(jù)選擇器宏輸出可編程內(nèi)部連線可編程內(nèi)部連線的作用是實現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號到邏輯塊和I/O塊之間的連接。連線區(qū)的可編程連接一般由E2CMOS管實現(xiàn)?？删幊踢B接原理圖

內(nèi)部連線