Ch2-組合邏輯電路-2014課件

第二章組合邏輯電路2.1集成門(mén)電路常用數(shù)字集成電路的種類（按集成電路工藝）1雙極型集成電路（雙載子：空穴和電子同時(shí)參與導(dǎo)電）以通常的NPN或PNP型雙極型晶體管為基礎(chǔ)的單片集成電路。它是1958年世界上最早制成的集成電路。雙極型集成電路主要以硅材料為襯底，在平面工藝基礎(chǔ)上采用埋層工藝和隔離技術(shù)，以雙極型晶體管為基礎(chǔ)元件。在數(shù)字集成電路的發(fā)展過(guò)程中，曾出現(xiàn)了多種不同類型的電路形式，典型的雙極型數(shù)字集成電路主要有晶體管-晶體管邏輯電路(TTL)，發(fā)射極耦合邏輯電路(ECL)，集成注入邏輯電路(I2L)。

TTL電路形式發(fā)展較早，工藝比較成熟。ECL電路速度快，但功耗大。I2L電路速度較慢，但集成密度高。

常用數(shù)字集成電路的種類（按集成電路工藝）單極型集成電路（場(chǎng)效應(yīng)管MOS）

只有一種載流子（多數(shù)載流子）參與導(dǎo)電。

1963年，仙童半導(dǎo)體（FairchildSemiconductor）的FrankWanlass發(fā)明了MOS電路。到了1968年，美國(guó)無(wú)線電公司（RCA）一個(gè)由亞伯·梅德溫（AlbertMedwin）領(lǐng)導(dǎo)的研究團(tuán)隊(duì)成功研發(fā)出第一個(gè)MOS集成電路（IntegratedCircuit）。經(jīng)過(guò)長(zhǎng)期的研究與改良，今日的MOS元件無(wú)論在使用的面積、操作的速度、耗損的功率，以及制造的成本上都比另外一種主流的半導(dǎo)體制程雙極型集成電路要有優(yōu)勢(shì)。

MOS有PMOS和NMOS之分，對(duì)應(yīng)的分別是PMOS電路和NMOS電路，主流的由兩者共同做成的互補(bǔ)型電路（CMOS)。

常用數(shù)字集成電路的種類（按集成電路工藝）3Bi-CMOS電路

Bi-CMOS技術(shù)是一種將CMOS器件和雙極型器件集成在同一芯片上的技術(shù)。雙極型器件速度高，驅(qū)動(dòng)能力強(qiáng)，模擬精度高，但是功耗大，集成度低，無(wú)法在超大規(guī)模集成電路中實(shí)現(xiàn)；而CMOS器件功耗低，集成度高，抗干擾能力強(qiáng)，驅(qū)動(dòng)能力差。在當(dāng)代的技術(shù)應(yīng)用中，既要求高集成度又要求高速度，這是上述兩種器件中任何一種單獨(dú)的器件所不能達(dá)到的。Bi-CMOS技術(shù)綜合了雙極型器件高跨導(dǎo)和強(qiáng)負(fù)載驅(qū)動(dòng)能力及CMOS器件高集成度和低功耗的優(yōu)點(diǎn)，使這兩者取長(zhǎng)補(bǔ)短，發(fā)揮各自優(yōu)點(diǎn)，是高速、高集成度、高性能超大規(guī)模集成電路又一可取的技術(shù)路線。

要求掌握：TTL和CMOS電路TTL門(mén)電路

由雙極型三極管構(gòu)成。特點(diǎn)是：速度快、抗靜電能力強(qiáng)、集成度低、功耗大。應(yīng)用于中、小規(guī)模集成電路中。

TTL門(mén)電路分為54(軍用)和74(商用)兩大系列，每個(gè)系列又有若干子系列。例如74系列就有以下子系列：

L:LowspeedH:HighspeedS:Schottky（肖特基）A:advance74××標(biāo)準(zhǔn)系列74L××低功耗系列74H××高速系列74S××肖特基系列74LS××低功耗肖特基系列74AS××先進(jìn)的肖特基系列74ALS××先進(jìn)的低功耗肖特基系列54系列和74系列具有相同的子系列，兩個(gè)系列的參數(shù)基本相同，主要在電源電壓范圍和工作環(huán)境溫度范圍上有所不同，54系列適應(yīng)的范圍更大。見(jiàn)P37表2-1的比較CMOS門(mén)電路

由場(chǎng)效應(yīng)管構(gòu)成。特點(diǎn)是：集成度高、功耗低、速度慢、抗靜電能力差。應(yīng)用于大規(guī)模集成電路和微處理器。

COMS門(mén)電路也有54和74兩大系列。

74C××系列的功能及管腳設(shè)置均與TTL74系列相同，也有若干個(gè)子系列。74C××系列為普通CMOS系列，74HC/HCT××系列為高速CMOS系列，74AC/ACT××系列為先進(jìn)的CMOS系列，其中74HCT××和74ACT××系列可直接與TTL系列兼容。

三集成電路的類型

不同代碼表示不同類型：00:7400,74ls00，54ALS00,74HCT004路兩輸入與非門(mén)02:7402,74ls02，54ALS02,74HCT024路兩輸入或非門(mén)08:7408,74ls08，54ALS08,74HCT084路兩輸入與門(mén)10:7410,74ls10，54ALS10,74HCT103路3輸入與非門(mén)20:7420,74ls20，54ALS20,74HCT202路4輸入與非門(mén)27:7427,74ls27，54ALS27,74HCT273路3輸入或非門(mén)32:7432,74ls32，54ALS32,74HCT324路2輸入或門(mén)86:7486,74ls86，54ALS86,74HCT864路2輸入異或門(mén)四集成邏輯門(mén)的主要參數(shù)1．直流電源電壓UCC

TTL:5V CMOS:5V和3.3v2. 輸入/輸出邏輯電平 低電平輸入電壓UIL：能被輸入端確認(rèn)為低電平的電壓范圍。

高電平輸入電壓UIH：能被輸入端確認(rèn)為高電平的電壓范圍。

低電平輸出電壓UOL：正常工作時(shí)低電平輸出的電壓范圍。

高電平輸出電壓UOH：正常工作時(shí)高電平輸出的電壓范圍。

P39圖2-22-3

TTLUIH2V-5V/UIL0-0.8V/UOH2.4V-5V/UOL0-0.4V5VCMOSUIH3.5V-5V/UIL0-0.1.5V/UOH4.4V-5V/UOL0-0.33V3.扇出系數(shù)邏輯門(mén)在正常工作條件下，門(mén)電路輸出端最多能驅(qū)動(dòng)同類門(mén)電路輸入端的數(shù)量稱為扇出系數(shù)。四集成邏輯門(mén)的主要參數(shù)4．傳輸延時(shí)tp

輸入變化引起輸出變化所需的時(shí)間。TTL3nsHCTCMOS:7ns5. 功耗

直流電源電壓和電源平均電流的乘積。五數(shù)字集成電路的使用

1．類型選擇（TTL/CMOS）

表2-2:功耗(CMOS),速度(TTL),抗干擾能力(CMOS)

2.TTL門(mén)電路和COMS門(mén)電路的連接

一般而言,CMOS可以直接驅(qū)動(dòng)TTL,TTL不能直接驅(qū)動(dòng)CMOSTTL:UOH2.4V-5VUIH2V-5V5VCMOS:UIH3.5V-5VUOH4.4V-5V2.2組合邏輯電路的分析和設(shè)計(jì)一組合邏輯電路的分析

1.特點(diǎn)兩大類：組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路的特點(diǎn)：

a.無(wú)反饋，無(wú)記憶元件

b.任何時(shí)刻的輸出只與此時(shí)刻的輸入有關(guān)

組合邏輯電路x1x2xm……y1yny2Y1=F(x1,x2,…,xm)Y2=F(x1,x2,…,xm)Yn=F(x1,x2,…,xm)…不變輸入情況下組合邏輯電路的分析已知邏輯圖，分析邏輯功能（由邏輯圖轉(zhuǎn)換為真值表）

2.1分析步驟由邏輯門(mén)構(gòu)成的組合邏輯電路，其分析過(guò)程通常分為以下三個(gè)步驟：①根據(jù)給定的邏輯電路，寫(xiě)出輸出函數(shù)的邏輯表達(dá)式；②根據(jù)已寫(xiě)出的輸出函數(shù)的邏輯表達(dá)式，列出真值表，畫(huà)出卡諾圖；③根據(jù)邏輯表達(dá)式或真值表，判斷電路的邏輯功能。2.2分析舉例【例2.1】分析圖2-7所示組合邏輯電路的功能。解

其真值表如表2-3所示。從真值表可以看出，三個(gè)輸入變量中，當(dāng)有兩個(gè)或兩個(gè)以上的輸入變量取值為1時(shí)，輸出F=1，否則F=0。因此。該電路實(shí)際上是對(duì)輸入變量為“1”的個(gè)數(shù)的多少進(jìn)行判斷，“多數(shù)”為1時(shí)，輸出F=1。如果將A、B、C分別看作三人對(duì)某一提案表決，“1”表示贊成，“0”表示不贊成；將F看作對(duì)該提案的表決結(jié)果，“1”表示提案獲得通過(guò)，“0”表示提案未獲得通過(guò)，則該電路便實(shí)現(xiàn)了一種按照少數(shù)服從多數(shù)原則進(jìn)行投票表決的功能。因此可以判斷，該電路是一種“表決電路”。圖2-7例2.1電路Y1Y2Y3表2–3真值表【例2-9】分析圖2-44所示組合邏輯電路的功能。解這是一個(gè)多輸出函數(shù)，其輸出表達(dá)式為整理上式得圖2-9例2-9電路Y1Y2Y4Y3Y5Y6表2-18例2-9真值表脈沖輸入情況下組合邏輯電路的分析不同時(shí)刻的輸入不同時(shí)，對(duì)應(yīng)的輸出也可能不同。對(duì)電路進(jìn)行分析時(shí)，首先將輸入分成不同的時(shí)段，在確定出每個(gè)時(shí)段電路的輸出，用波形圖表示出輸入和輸出之間對(duì)應(yīng)的邏輯關(guān)系。舉例2.2，2.3(P42)二組合邏輯電路設(shè)計(jì)1.用基本門(mén)電路設(shè)計(jì)組合邏輯電路（已知邏輯功能要求）

1.1設(shè)計(jì)步驟用邏輯門(mén)設(shè)計(jì)組合邏輯電路時(shí)，一般需要經(jīng)過(guò)與分析過(guò)程相反的以下四個(gè)步驟:a分析邏輯功能要求，確定輸入/輸出變量；

b根據(jù)功能要求列出待設(shè)計(jì)電路的真值表；

c用邏輯代數(shù)公式或卡諾圖求出輸出函數(shù)的最簡(jiǎn)表達(dá)式；d用基本門(mén)電路實(shí)現(xiàn)函數(shù)。1.2設(shè)計(jì)舉例例2.4設(shè)計(jì)一個(gè)有三個(gè)輸入、一個(gè)輸出的組合邏輯電路，輸入為二進(jìn)制。當(dāng)輸入二進(jìn)制能被3整除時(shí)，輸出為1，否則，輸出為0。2.用與非門(mén)設(shè)計(jì)組合邏輯電路用與非門(mén)構(gòu)造與門(mén)、或門(mén)和非門(mén)圖2-13。用與非門(mén)設(shè)計(jì)組合邏輯電路時(shí)，一般步驟:a分析邏輯功能要求，確定輸入/輸出變量；

b根據(jù)功能要求列出待設(shè)計(jì)電路的真值表；

c用邏輯代數(shù)公式或卡諾圖求出輸出函數(shù)的最簡(jiǎn)與或表達(dá)式；

d通過(guò)兩次求反，利用摩根定律將最簡(jiǎn)與或表達(dá)式轉(zhuǎn)換為與非-與非表達(dá)式；

e用與非門(mén)實(shí)現(xiàn)所得函數(shù)?！纠?-14】某廠有A、B、C三個(gè)車間和Y、Z兩臺(tái)發(fā)電機(jī)。如果一個(gè)車間開(kāi)工，啟動(dòng)Z發(fā)電機(jī)即可滿足使用要求；如果兩個(gè)車間同時(shí)開(kāi)工，啟動(dòng)Y發(fā)電機(jī)即可滿足使用要求；如果三個(gè)車間同時(shí)開(kāi)工，則需要同時(shí)啟動(dòng)Y、Z兩臺(tái)發(fā)電機(jī)才能滿足使用要求。試僅用與非門(mén)和異或門(mén)兩種邏輯門(mén)設(shè)計(jì)一個(gè)供電控制電路，使電力負(fù)荷達(dá)到最佳匹配。解用“0”表示該廠車間不開(kāi)工或發(fā)電機(jī)不工作，用“1”表示該廠車間開(kāi)工或發(fā)電機(jī)工作。為使電力負(fù)荷達(dá)到最佳匹配，應(yīng)該根據(jù)車間的開(kāi)工情況即負(fù)荷情況，來(lái)決定兩臺(tái)發(fā)電機(jī)的啟動(dòng)與否。因此，此處的供電控制電路中，A、B、C是輸入變量，Y、Z是輸出變量。由此列出電路的真值表如表2-21所示。表2-21Y、Z的輸出函數(shù)表達(dá)式為圖2-51例2-14電路3.用或非門(mén)設(shè)計(jì)組合邏輯電路用或非門(mén)構(gòu)造與門(mén)、或門(mén)和非門(mén)圖2-16。用或非門(mén)設(shè)計(jì)組合邏輯電路時(shí)，一般步驟:a分析邏輯功能要求，確定輸入/輸出變量；

b根據(jù)功能要求列出待設(shè)計(jì)電路的真值表；

c用邏輯代數(shù)公式或卡諾圖求出輸出函數(shù)的最簡(jiǎn)或與表達(dá)式；

d通過(guò)兩次求反，利用摩根定律將最簡(jiǎn)或與表達(dá)式轉(zhuǎn)換為或非-或非表達(dá)式；

e用或非門(mén)實(shí)現(xiàn)所得函數(shù)。

4.設(shè)計(jì)舉例

【例2-13】設(shè)計(jì)一個(gè)組合邏輯電路，其輸入ABCD為8421BCD碼。當(dāng)輸入BCD數(shù)能被4或5整除時(shí)，電路輸出F=1，否則F=0。試分別用或非門(mén)和與或非門(mén)實(shí)現(xiàn)。

解根據(jù)題意，可列出該電路的真值表如表2-20所示，卡諾圖如圖2-48所示。表2-20真值表圖2-48例2-13卡諾圖

由于要求用或非門(mén)和與或非門(mén)實(shí)現(xiàn)，因此應(yīng)在卡諾圖上圈“0”，求出最簡(jiǎn)或與式后，先通過(guò)摩根定律將其變換為“或非-或非”式和“與或非”式，然后就可以用相應(yīng)的邏輯門(mén)實(shí)現(xiàn)。從卡諾圖讀出F的最簡(jiǎn)或與式為，利用摩根定律對(duì)其變換得由此得到用或非門(mén)和與或非門(mén)實(shí)現(xiàn)的電路如圖2-49所示。圖2-49例2-13電路(a)或非門(mén)實(shí)現(xiàn)；(b)與或非門(mén)實(shí)現(xiàn)圖2-50例2-14卡諾圖

3.邏輯門(mén)多余輸入端的處理當(dāng)設(shè)計(jì)過(guò)程中邏輯門(mén)有多余輸入端時(shí)，一般可按照以下方法進(jìn)行處理：①與門(mén)、與非門(mén)的多余輸入端可接到邏輯1所對(duì)應(yīng)的電平上，或和使用的“與”輸入端接到一起；②或門(mén)、或非門(mén)的多余輸入端可接到邏輯0所對(duì)應(yīng)的電平上，或和使用的“或”輸入端接到一起；③與或非門(mén)與項(xiàng)多余輸入端的處理方法和與門(mén)、與非門(mén)相同，或完全和使用的與項(xiàng)并聯(lián)；④異或門(mén)的多余輸入端接到邏輯1所對(duì)應(yīng)的電平上，功能上當(dāng)作非門(mén)使用；⑤同或門(mén)的多余輸入端接到邏輯0所對(duì)應(yīng)的電平上，功能上當(dāng)作非門(mén)使用；⑥邏輯門(mén)輸入端并接增加了前級(jí)電路的負(fù)載，一般不用這種多余輸入端處理方法；⑦TTL邏輯門(mén)多余輸入端可以懸空，且相當(dāng)于接邏輯1，但容易引入干擾；CMOS邏輯門(mén)多余輸入端不可以懸空，必須進(jìn)行適當(dāng)連接。2.3組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)電路分析分析結(jié)果-考慮門(mén)延遲定義-競(jìng)爭(zhēng)

組合電路中一個(gè)邏輯門(mén)的多個(gè)輸入端可能是由同一個(gè)輸入信號(hào)經(jīng)過(guò)不同的路徑傳遞過(guò)來(lái)。由于傳遞途徑不同，很容易引起延遲時(shí)間不一致。因此，同一輸入信號(hào)的變化傳遞到該門(mén)電路不同輸入端的時(shí)間很可能也是不一致的，有先有后，這種現(xiàn)象被稱為“競(jìng)爭(zhēng)”。定義-冒險(xiǎn)

由于競(jìng)爭(zhēng)的存在，組合電路的分析便不能完全用理想的穩(wěn)態(tài)來(lái)處理，而應(yīng)該考慮到電路中可能出現(xiàn)短暫的輸出錯(cuò)誤。并不是每一次競(jìng)爭(zhēng)必然會(huì)引起輸出錯(cuò)誤，只是應(yīng)該考慮到存在這樣的一種可能性。通常我們把能夠產(chǎn)生錯(cuò)誤輸出的競(jìng)爭(zhēng)稱為“臨界競(jìng)爭(zhēng)”，而把不會(huì)產(chǎn)生錯(cuò)誤輸出的競(jìng)爭(zhēng)稱為“非臨界競(jìng)爭(zhēng)”。當(dāng)組合電路中出現(xiàn)臨界競(jìng)爭(zhēng)時(shí)，輸入信號(hào)的某些變化會(huì)引起輸出端相應(yīng)的短暫性的錯(cuò)誤，產(chǎn)生尖峰干擾。這種現(xiàn)象就稱為“冒險(xiǎn)”?？梢?jiàn)，競(jìng)爭(zhēng)只是產(chǎn)生冒險(xiǎn)的條件，冒險(xiǎn)則是臨界競(jìng)爭(zhēng)引起的結(jié)果。

2．冒險(xiǎn)的種類根據(jù)毛刺極性的不同，可以把冒險(xiǎn)分為0型冒險(xiǎn)和1型冒險(xiǎn)兩種類型。輸出毛刺為負(fù)向脈沖的冒險(xiǎn)稱為0型冒險(xiǎn)，它主要出現(xiàn)在與或、與非、與或非型電路中。輸出毛刺為正向脈沖的冒險(xiǎn)稱為1型冒險(xiǎn)，它主要出現(xiàn)在或與、或非型電路中。

二邏輯冒險(xiǎn)的識(shí)別

1．代數(shù)識(shí)別法

利用代數(shù)方法判別冒險(xiǎn)現(xiàn)象一般采用下述步驟：（1）找出函數(shù)式中同時(shí)以原變量和反變量形式出現(xiàn)的變量；（2）將其它變量的所有可能取值組合代入函數(shù)式，即消去其它變量，看是否出現(xiàn)了F=A·A、F=A+A這兩種形式；（3）如果出現(xiàn)上述兩種形式，則可斷定電路可能會(huì)出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。存在0型冒險(xiǎn)存在1型冒險(xiǎn)例2.3.1設(shè)組合邏輯電路的邏輯表達(dá)式為F=AB+AC+CD，試判斷電路是否可能存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。例2.3.2

設(shè)組合邏輯電路的邏輯表達(dá)式為

L=(A+B)(A+C)，試判斷電路是否可能存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。

【例2.3.3】找出圖2-59所示電路中有競(jìng)爭(zhēng)力的變量，并判斷是否存在冒險(xiǎn)。如存在冒險(xiǎn)，指出冒險(xiǎn)類型，畫(huà)出輸出波形。圖2-59例2-22電路

解因?yàn)镃、D有兩條傳輸路徑，所以C和D是有競(jìng)爭(zhēng)力的變量。F的輸出函數(shù)表達(dá)式為當(dāng)輸入變量A=B=D=1時(shí)，有

因此，該電路存在變量C產(chǎn)生的0型冒險(xiǎn)。D雖然是有競(jìng)爭(zhēng)力的變量，但不會(huì)產(chǎn)生冒險(xiǎn)。

【例2.3.4】找出圖2-61所示電路中有競(jìng)爭(zhēng)力的變量，判斷電路是否存在冒險(xiǎn)。如存在冒險(xiǎn)，指出冒險(xiǎn)類型，畫(huà)出輸出波形。

解因?yàn)锽有兩條傳輸路徑，所以B是有競(jìng)爭(zhēng)力的變量。F的輸出函數(shù)表達(dá)式為若輸入變量A=C=0，則有因此，該電路存在變量B引起的1型冒險(xiǎn)。圖2-61例2-23電路

2.卡諾圖識(shí)別法在邏輯函數(shù)的卡諾圖中，函數(shù)表達(dá)式的每個(gè)積項(xiàng)（或和項(xiàng)）對(duì)應(yīng)于一個(gè)卡諾圈。如果兩個(gè)卡諾圈存在著相切部分，且相切部分又未被另一個(gè)卡諾圈圈住，那么實(shí)現(xiàn)該邏輯函數(shù)的電路必然存在冒險(xiǎn)。這里的“相切”是指兩個(gè)相鄰最小項(xiàng)分別屬于不同卡諾