第3章 奔騰系列微處理器課件

第3章奔騰系列微處理器

掌握Pentium微處理器的原理結構、基本寄存器組中各寄存器的組成和功能、Pentium工作的實模式、保護模式以及虛擬8086模式掌握Pentium微處理器的超標量流水線技術熟悉存儲器的保護、浮點運算部件以及與之相配套一起實現浮點運算的浮點寄存器等了解Pentium微處理器的外部引腳了解PentiumProItanium的技術概況教學目的和教學要求重點：

Pentium工作的實模式、保護模式以及虛擬8086模式的工作原理

Pentium微處理器的超標量流水線技術

Pentium微處理器的原理結構難點：

Pentium微處理器的只分段、只分頁管理

Pentium微處理器的既分段又分頁管理存儲保護中的特權級保護方式本章重點、難點3.1Pentium性能和結構特點

3.1.1

Pentium性能簡介（1）

1993年3月Intel公司推出了第五代微處理器PentiumPentium是微處理器本質上的一次創(chuàng)新Pentium采用了0.8μm雙極性互補金屬氧化半導體（BiCMOS）技術，它屬于單芯片超標量流水線微處理器，片內集成了多達310萬個晶體管，工作電壓+5V，功耗15W。片內時鐘頻率（微處理器主頻）與外片主總線的時鐘頻率相等，均為60MHz或66MHz兩種

3.1.1

Pentium性能簡介（2）1994年3月之后推出的Pentium（P54C）采用了0.6μm的CMOS技術，工作電壓降為3.3V，功耗降至4W。主總線時鐘頻率有50MHz、60MHz以及66MHz等，經倍頻后作為Pentium（P54C）內部的時鐘頻率（主頻），表3-1列出了幾種Pentium（P54C）的主頻與工作電壓

表3-1幾種Pentium的主頻與工作電壓

型

號

主總線時鐘頻（MHz）倍數因子

主頻（MHz）

工作電壓

Pentium－90

601.5903.3V或2.9V

Pentium－100601.51003.3V

Pentium－1206021203.3VPentium－133

6021333.3VPentium－150

602.51503.3VPentium－166

662.51663.3VPentium－2006632003.3V3.1.1

Pentium性能簡介（3）Pentium通往外部存儲器的數據總線為64位，CPU內部主要寄存器的寬度仍然為32位，那么Pentium、Pentium（P54C）應該是32位微處理器。外部64位數據總線（D63-D0）每次可同時傳輸8字節(jié)的二進制信息，若選用主總線時鐘頻率66MHz計算，即存儲器總線的時鐘頻率也為66MHz，則Pentium與主存儲器交換數據的速率可為528MB/S3.1.2

Pentium的原理結構(1)

一、PentiumCPU內部的主要部件①總線接口部件②U流水線和V流水線③指令高速緩沖存儲器Cache④數據高速緩沖存儲器Cache⑤指令預取部件⑥指令譯碼器⑦浮點處理部件FPU⑧分支目標緩沖器BTB⑨微程序控制器中的控制ROM⑩寄存器組Pentium微處理器的原理結構圖如圖3-1所示PentiumCPU原理結構圖3.1.2

Pentium的原理結構（2）

二、原理結構

在PentiumCPU中，總線接口部件實現CPU與系統(tǒng)總線之間的連接，其中包括64位雙向的數據線、32位地址線和所有的控制信號線，具有鎖存與緩沖等功能，總線接口部件實現CPU與外設之間的信息交換，并產生相應的各類總線周期3.1.2

Pentium的原理結構（3）1.互相獨立的指令Cache和數據CachePentium則在片內設置了2個獨立的8KBCache，分別用于存放指令代碼與數據。指令Cache是內存中一部分程序的副本，通過猝發(fā)方式從內存中每次讀入一塊存入某一Cache行中，便于CPU執(zhí)行程序時取出并執(zhí)行，數據Cache是可以讀寫的，雙端口結構，每個端口與U、V兩條指令流水線交換整數數據，或者組合成64位數據端口，用來與浮點運算部件交換浮點數據，指令Cache與數據Cache均與CPU內部的64位數據線以及32位地址線相連接3.1.2

Pentium的原理結構（4）互相獨立的指令Cache和數據Cache有利于U、V兩條流水線的并行操作，它不僅可以同時與U、V兩條流水線分別交換數據，而且使指令預取和數據讀寫能無沖突地同時進行可以通過硬件或軟件方法來禁止或允許使用PentiumCPU內部的Cache3.1.2

Pentium的原理結構（5）2.超標量流水線Pentium有U、V兩條指令流水線，故稱之為超標量流水線，超標量流水線技術的應用，使得PentiumCPU的速度較80486有很大的提高。因此，超標量流水線是Pentium系統(tǒng)結構的核心3.1.2

Pentium的原理結構（6）U、V流水線中整數指令流水線均由5段組成。分別為預取指令（PF）、指令譯碼（D1）、地址生成（D2）、指令執(zhí)行（EX）和結果寫回（WB）由于采用了指令流水線作業(yè)，每條指令流水線可以在1個時鐘周期內執(zhí)行一條指令。因此，最佳情況下一個時鐘周期內可以執(zhí)行兩條整數指令3.1.2

Pentium的原理結構（7）3.重新設計的浮點運算部件

PentiumCPU內部的浮點運算部件在80486的基礎上進行了重新設計。如圖3-1所示。浮點運算部件內有專門用于浮點運算的加法器、乘法器和除法器，還有80位寬的8個寄存器構成了寄存器堆，內部的數據通路為80位。浮點運算部件支持IEEE754標準的單、雙精度格式的浮點數，還可以使用一種臨時實數的80位浮點數3.1.2

Pentium的原理結構（8）Pentium對浮點數的一些常用指令，例如加法指令ADD，乘法指令MUL等，都采用了新的算法，并將新的算法用硬件來實現，使得浮點數運算的速度大大提高，其速度相當于80486的10多倍

3.1.2

Pentium的原理結構（9）4.以BTB實現動態(tài)轉換預測Pentium采用了分支目標緩沖器（branchtargetbuffer）實現動態(tài)轉移預測，可以減少指令流水作業(yè)中因分支轉移指令而引起的流水線斷流引入了轉移預測技術，不僅能預測轉移是否發(fā)生，而且能確定轉移到何處去執(zhí)行程序例【3-1】下面是連續(xù)傳送100個字節(jié)的循環(huán)程序段

MOVSI，0200H；源數據區(qū)偏移地址給SIMOVDI，0500H；目的數據區(qū)偏移地址給DIMOVCX，64H；待傳送字節(jié)數為100，賦給CXABC：MOVAL，[SI]；從源區(qū)取出一個字節(jié)MOV[DI]，AL；存入目的數據區(qū)INCSI；源地址指針加1INCDI；目的地址指針加1DECCX；CX=CX-1JNZABC；若CX≠0，轉ABC·······從上述程序可以看出，許多分支轉移指令轉向每個分支的機會不是均等的，而且大多數分支轉移指令排列在循環(huán)程序段中，除了一次跳出循環(huán)體之外，其余轉移的目標地址均在循環(huán)體內。因此，分支轉移指令的轉移目標地址是可以預測的，預測的依據就是前一次轉移目標地址的狀況，即根據歷史狀態(tài)預測下一次轉移的目標地址。預測的準確率不可能為100%，但是對于某些轉移指令預測的準確率卻非常高3.2Pentium的寄存器

Pentium的寄存器可以分為三組：①基本寄存器組：包括通用寄存器、指令寄存器、標示寄存器以及段寄存器②系統(tǒng)寄存器組：包括系統(tǒng)地址寄存器、控制寄存器③浮點部件寄存器組：包括數據寄存器堆、控制寄存器、狀態(tài)寄存器、指令指針寄存器和數據指針寄存器以及標記字寄存器Pentium的基本寄存器包括通用寄存器、段寄存器、指令指針和標志寄存器一、通用寄存器Pentium通用寄存器如圖3-2所示，它兼容8086CPU原來的8個16位通用寄存器以及原來的8個8位的寄存器，而且將原來的8個16位通用寄存器AX、BX、CX、DX、SI、DI、BP、SP均擴展成32位的寄存器EAX、EBX、ECX、EDX、ESI、EDI、EBP、ESP。既可以使用保留的8位和16位寄存器，還可以使用32位寄存器3.2.1基本寄存器組Pentium通用寄存器段寄存器及段描述符高速緩存器如圖3-3所示，Pentium有6個16位段寄存器，每個段寄存器對應有一個64位的描述符，用戶不可見。6個段寄存器的長度均為16位。除CS和SS分別是代碼段寄存器和堆棧段寄存器之外，其余的DS、ES、FS、GS都是數據段寄存器二、段寄存器及段描述符高速緩存器Pentium段寄存器及段描述符高速緩存器

每個段對應一個段描述符（8個字節(jié)），6個段描述符存放在CPU內的段描述符高速緩存器中，它們均由內存的描述符表中拷貝而成，以便CPU訪問某一段時，均按存放在CPU內該段的段描述符所描述的信息進行操作。每個段描述符的具體組成如圖3-4所示1.6個段描述符圖3-4段描述符的組成

每個段寄存器的組成如圖3-5所示。在保護模式下，段寄存器被稱作為一個16位的段選擇字，其中b1、b0位為請求特權級RPL，可以請求特權層的級別0-3級2．6個16位段寄存器PentiumCPU中有一個32位的指令指（EIP）和一個32位的標志寄存器（EFLAGS），如圖3-6所示三、指令指針和標志寄存器EIP保存下一條待執(zhí)行指令所在代碼段內的偏移值，也就是偏離代碼段首地址的字節(jié)地址數值。EIP的低16位為IP，供實地址方式下采用EFLAGS在808616位FLAGS基礎上擴充了高16位，其中，FLAGSb11~b0中保留了8086CPU中6個狀態(tài)標志和3個控制標志，增加了NT與IOPL，高16位中新增了6個標志位。這些擴充標志位的含義參考教材Pentium的系統(tǒng)寄存器組包括4個表所對應的4個基地址寄存器GDTR、IDTR、LDTR、TR，也稱為4個段基地址寄存器，還包括5個控制寄存器CR0、CR1、CR2、CR3、CR4。系統(tǒng)寄存器組中的所有寄存器都不可能被用戶訪問，只能由特權級為0的操作系統(tǒng)程序訪問3.2.2系統(tǒng)寄存器組

4個表基地址寄存器如圖3-7所示

（1）GDTR（GlobalDescriptorTableRegister），全局描述符表寄存器。共有48位，其中，高32位保存全局描述符表的線性基地址，低16位是表限字段，即表的最大長度僅64KB（2）IDTR（InterruptDescriptorTableRegister），中斷描述符表寄存器。共有48位，其中高32位用于保存中斷描述符表IDT的32位線性基地址，低16位是表限字段，表的最大長度也是64KB一、4個表基地址寄存器圖3-74個表基地址寄存器

(3)LDTR（LocalDescriptorTableRegister），局部描述符寄存器。包括16位段選擇符，不可編程的64位描述符寄存器。在64位描述符寄存器中，有32位LDT的線性基地址，20位的表限及12位的描述符屬性(4)TR，任務寄存器。包括16位段選擇符，64位描述符寄存器，其中，32位任務狀態(tài)段的線性基地址，20位的表限及12位的描述符屬性

1．CR0控制寄存器二、5個控制寄存器2．CR2頁故障線性地址寄存器用于保存最后出現頁故障的32位線性地址。操作系統(tǒng)中的頁異常處理程序可以通過檢查CR2的內容，得知32位的線性地址。

3．CR3頁目錄基址寄存器其中高20位存放頁目錄表的物理基地址。在進行分頁變換時，加上10位線性地址×4，找到某一存儲容量為4B的頁描述符。在頁目錄基址寄存器的低12中，有PCD和PWT兩位控制位，其余10位保留

圖3-9控制寄存器CR2、CR34．CR4允許結構擴展的標志寄存器32位CR4中僅使用了9個控制位，其余23位保留

5．模式專用寄存器Pentium取消了測試寄存器，而用一組專用寄存器來實現更多的功能。這組寄存器具有測試、跟蹤、性能檢測以及機器檢查等功能Pentium內部有一個浮點運算部件，與之配套一起實現浮點運算的浮點寄存器有:8個數據寄存器1個標記字寄存器1個狀態(tài)寄存器1個控制寄存器1個數據指針寄存器3.2.3浮點寄存器組1.8個數據寄存器

數據寄存器R7-R0均為80位寬，在每個80位寄存器中，均有1位數符位，15位階碼位，64位尾數位2.標記字寄存器16位寬的標記字寄存器分成8個2位，分別對應8個數據寄存器，如圖3-11所示。標記字寄存器的b1、b0位對應R0數據寄存器，b3、b2位對應R1數據寄存器，顯然b15、b14位對應數據寄存器R7，用兩位二進制數作標記，以便CPU只須通過檢查標記位，就可以知道數據寄存器是否空等圖3-11Pentium的浮點寄存器16位寄存器都被用來指示FPU當前所處的狀態(tài)（1）IE，若IE置1，表示產生了無效操作，指示這是非法操作產生的故障（2）DE，若DE為1，表示操作數不符合規(guī)范產生的故障（3）ZE，若ZE=1，則指示除數為0引起的故障（4）PE，若PE=1，則指示運算結果不符合精度規(guī)格（5）SP，堆棧故障標志位，當IE=1且SF=1時，若C1=1則表示堆棧上溢引起無效故障。若C1=0，則指示堆棧下溢引起無效故障三、狀態(tài)寄存器（6）ES，錯誤標志位，以上任何一個故障都會使ES=1，且使CPU引腳信號變?yōu)榈碗娖剑?）C0－C3，條件碼，這4位條件碼可以用SAHF指令進行設置，也可用FSTSW指令讀取，該4位二進制的狀態(tài)使FPU實現某種選擇。C0還和SF配合使用表示堆棧的狀態(tài)（8）TOP，堆棧棧頂指針（9）B，用來指示FPU當前是否處于忙狀態(tài)，當B=1時，表示忙，反之處于不忙狀態(tài)（1）PM～IM低6位控制位，分別用來控制6種異常能否允許產生中斷，這6種控制位分別用來屏蔽狀態(tài)寄存器中的低6種狀態(tài)位，即IM位用來屏蔽IE位，DM位用于屏蔽DE位等（2）2位PC位，用作精度控制，當2位PC位為00時，作24位單精度運算，10時為53位雙精度運算，11時為擴展的雙精度運算，即64位運算，01未用（3）2位RC位，用作舍入控制四、FPU的控制寄存器圖3-13FPU的控制寄存器3.3Pentium的虛擬存儲器3.3.1Pentium的工作模式簡介

Pentium的虛擬存儲器（VivtualStorage）技術、高速緩存（Cache）技術以及超標量流水線技術是微型計算機系統(tǒng)的三大支柱，虛擬存儲器的目標是如何高速允許多個軟件進程共享并使用主存儲器這一容量有限的存儲資源。虛擬存儲器的實現不僅僅體現在計算機硬件系統(tǒng)上的完美無缺，而且虛擬存儲器技術是操作系統(tǒng)的核心技術，操作系統(tǒng)中存儲器管理程序的主要任務就是要將有限的主存儲器不斷地動態(tài)分配給各活動進程

Pentium的工作模式分為：實模式、保護模式、虛擬86模式、平展模式、線性空間以及系統(tǒng)管理模式共五種。Pentium外部的地址總線寬度36位，由控制寄存器CR4中物理地址擴充允許位PAE控制所使用的物理空間，一般設PAE=0，禁止地址的擴充，只使用32位的物理地址，32位地址由A31-A3及8個字節(jié)選擇信號BE7－BE0組成，因此，最大物理地址空間是4GB。PentiumCPU外部數據總線寬度為64位，但CPU內部寄存器仍為32位，Pentium微處理器是32位微處理器3.3.2Pentium工作的保護模式保護模式是受保護的虛擬地址模式（ProtectedVirtualAddressMode）的簡稱。從80386CPU開始，就具有了保護模式，PentiumCPU內部也設有存儲器管理部件MMU，其中，仍然包括分段部件SU和分頁部件PU，通過系統(tǒng)程序員編程，Pentium可以工作在只分段或只分頁或既分段又分頁三種方式。這三種方式的關鍵建立在分段地址轉換與分頁地址轉換的基礎之上

1．利用GDTR與LDTR分別訪問GDT與LDT48位的全局描述符表寄存器包括32位全局描述符表的基地址和16位的表界限，GDT的長度不超過64KB。在保護模式下，Pentium支持多任務的運行，如果某一任務要訪問GDT時，則以GDTR中32位基地址作為全局描述符表的基地址，再由每個任務選擇符的高13位左移3位后作為GDT的偏移地址，指向所要訪問的8字節(jié)的描述符一、分段地址轉換每個任務有各自的代碼段CS、數據段DS、還可能有附加的數據段ES、FS、GS以及堆棧段等，每個段有一個64位的段描述符，如圖3-7所示，各個任務組成了自己的局部描述符表LDT，因此，在內存中有多個LDT各任務公用的代碼段、數據段的段描述符以及任務狀態(tài)段TSS等系統(tǒng)段的描述符組成了全局描述符表GDT，內存中只有一個GDT。當前任務訪問LDT時，由LDTR中對應的64位描述符高速緩存器中32位基地址作為LDT的基地址，再由段選擇符的高13位左移3位后作為LDT的偏移地址，指向所要訪問的8字節(jié)的段描述符。如圖3-14所示，其中的描述符也就是圖3-4所示的描述符

圖3-14由LDTR由訪問LDT當任務發(fā)生切換時，由LDTR中選擇符的高13位左移三位后，作為GDT中的偏移地址，在GDT中取出該任務的LDT描述符，并裝入到LDT對應的描述符高速緩存器，于是在LDTR中的高速緩存器中，存入了當前LDT的基地址，表界限以及性屬性等，如圖3-15所示圖3-15由GDTR訪問GDT在LDT中查到的描述符，其32位基地址如果只分段不分頁的話，此32位基地址加上指令中的32位偏移量址，就求得32位的物理地址。在GDT中查到的描述符，其32位基地址表示當前LDT的基地址，該描述符一定會由硬件自動存入高速緩存器中由于Pentium內部寄存器是32位，由于Pentium芯片組成的微機為32位機，訪問存儲器的指令仍然有直接尋址、寄存器尋址、基址尋址、變址尋址、基址加變地尋址等

2．分段地址的轉換例【3-2】幾條訪問內存指令MOVAL，[18887777H]MOVAX，[EBX]MOVEAX，[ESI]MOVECX，[EBX+EDI]MOVDX，[EBP]只有最后一條指令訪問堆找段SS，其余指令均訪問數據段DS，構成邏輯地址為DS：32位偏移量或SS：32位偏移量，在32位機中，我們將邏輯地址稱為虛擬地址，段寄存器稱之為段選擇符Pentium的分段地址轉換過程圖如圖3-16所示。根據段寄存器即段選擇符中b2位TI，確定訪問當前LDT（TI=1）或GDT（TI=0），如果訪問LDT，將13位索引值左移3位后，作為LDT基地址的偏移量，指向8B的段描述符，段描述符中的32位基地址加上指令中的32位偏移量成為32位線性地址，如果不分頁只分段，結果為該機器指令所尋址的物理地址，如果還需要分頁，此線性地址分為三段，即頁目錄（號）、頁面（號）和偏移量如果TI=0，則訪問GDT，與前述相同。在圖3-7中，系統(tǒng)還有一個48位的中斷描述符表寄存器，其中32位的基地址是全系統(tǒng)中僅有的一個中斷描述符表IDT的基地址。Pentium機中所有的中斷，包括軟中斷、硬件中斷以及CPU內部的異常中斷，每個中斷在IDT中均有一個描述符，IDT中最多可有256個描述符。每個中斷描述符也是8字節(jié)，主要包括中斷服務程序的入口地址，還有其他屬性等信息。

圖3-16分段地址轉換過程圖

分頁地址轉換由CPU內的分頁部件PU來實現，它將32位的線性地址轉換成32位的物理地址。這32位線性地址可能來自分段部件SU（既分段又分頁方式），也可能是不分段只分頁的情況，程序不提供段選擇符，只由指令寄存器提供的32位地址作為線性地址，即10位的頁目錄（號）、10位的頁表（號）和12位的頁內偏移量在控制寄存器CR4中頁面長度控制位PSE的控制下，Pentium的分頁部件PU可以按80386/80486每頁4KB分頁（PSE=0），也可按每頁4MB分頁（PSE=1）二、分頁地址轉換

4KB分頁方式采用兩級分頁方式，第一級有一個4KB的頁目錄表，可存放1024個頁目錄項，稱之為高級管理，第二級有一個4KB的頁表，可以存放1024個頁表項，稱之為低級管理。頁目錄項與頁表項均為32位（4字節(jié)），如圖3-17所示1．4KB分頁方式圖3-17頁目錄項與頁表項①P，存在位

P=1表示該頁表/頁存在，P=0，表示不存在②PWT，通寫位用于片外Cache的寫控制，PWT=1時，片外Cache采用通寫法，PWT=0時，片外cache使用回寫法③PCD，頁Cache禁止位用于對分頁高速緩沖存儲器的控制。若PCD=1時，CPU內部Cache被禁用④A，訪問位表示該目錄項或頁表項所對應的頁面是否在近期被訪問過。當A=1時表示近期被訪問過，過一段時間后由操作系統(tǒng)清除為0，當頁面調度程序需要調出一些頁面時，通過檢查A位狀態(tài)，就可以知道各頁的使用情況，并根據調度算法確定調出哪些頁⑤D，寫標志位僅頁表項中的D位有意義。當頁表項所涉及到的頁面被改寫過，D位由硬件置成1，一直保持為1狀態(tài)，直到該頁被調出內存。當調度程序要調出此頁時，首先檢查D標志，若D=1，則把內存中的此頁拷貝回外存相應位置，以刷新外存上的本頁內容。若D=0，表示此頁沒有被改寫，調度程序不必將它拷貝回外存，只是簡單地丟棄本頁內容，因而D位也被稱之為“臟位”⑥PS（PageSize），—頁大小位。只有頁表項中有此位。PS=1，頁面大小按4MB分頁，PS=0，頁面大小按4KB分頁⑦U/S，用戶/管理員。頁面保護屬性位⑧R/W，讀/寫。頁保護屬性位U/S與R/W結合起來，實現頁保護。在分頁部件中，具有頁保護功能，將使用對象分為特權級3的用戶以及特權級2、1、0的管理員用戶，管理員用戶不受頁的保護

Pentium4KB分頁方式地址轉換如圖3-18所示。將32位線性地址定義為三個字段，頁目錄（號）、頁面（號）以及偏移量，分別為10位、10位和12位圖3-18Pentium4KB分頁方式地址轉換圖例【3-3】假設線性地址是3C445566H，CR3=11223000H解：①取線性地址的高10位作為頁目錄（號），求得0011110001B，乘以4（左移2位）作為頁目錄項指針，結果為001111000100B=3C4H②查找頁目錄項的物理地址：11223000H+3C4H=112233C4H例【3-4】設所查找到頁表項中20位頁面基地址是12345H，線性地址仍然取3C445566H解：轉換后最終物理地址：12345000H+566H=12345566H①

存儲器分頁管理通過CPU內部寄存器CR3和兩級頁表來實現，頁目錄表稱為高級管理，頁表稱為低級管理

②

將物理內存按4KB劃分為一頁，稱為一個頁面，每1024頁為一個低級管理，由線性地址的中間10位地址確定。每頁有一個起始地址，存放在頁表中，由頁表項中20位基址作為物理地址的高20位地址，低12位補0。共有1024頁，每頁的20位基地址排列存放在頁表中，整個頁表占4KB③

在低級管理的上面是高級管理，由高級管理（頁目錄表）對1024個頁表進行管理，每個頁表有一個起始地址，由頁目錄項中20位基地址作高20位地址，低位補12個0，求得頁表的起始地址，頁目錄表共計有1024個頁表項，分別用于存放1024個頁表的基地址，構成了頁目錄表，每個頁目錄項占4B，頁目錄表也占4KB④

將線性地址分為10位、10位、12位三個字段，選用兩級管理可管理內存210×210×212B=4GB⑤

如果將32位線性地址分成兩個字段，低12位為偏移量不變，一頁仍為4KB大小，高20位僅為一個字段，僅采用單級頁表，那么，將會有220個頁表項（省去頁目錄表），即頁表中有1M個頁表項，同樣可以管理220×212B=4GB內存，但是若每個頁表項同樣占4B，那么頁表共計占4MB，這是不可取的

將32位線性地址分為2個字段，頁面（號）10位，偏移量22位，采用單級頁表分頁方式，由于頁面（號）僅10位，頁表中共有1024個頁表項，每個頁表項32位，頁表僅占4KB，這是Pentium較80386/80486增加的分頁方式。全系統(tǒng)只有一個頁表，由控制寄存器CR3指向頁表的起始地址。4MB分頁方式的地址轉換如圖3-19所示2．4MB分頁方式4MB分頁方式地址的轉換過程如下：首先，10位頁面（號）左移2位，與32位CR3相加產生頁表項的物理地址，注意，所尋址頁表項中僅有高10位為頁面基地址，而不是4KB分頁方式中的20位為頁面基地址。將此10位地址左移22位，相當于低22位補0，然后與線性地址中的22位偏移量相加，最終產生32位的物理地址

圖3-19Pentium4MB分頁方式的地址轉換過程圖

1．只分段不分頁從分段地址轉換過程圖（圖3-16）可以看出，分段不分頁由16位的段選擇符和一個32位的偏移地址組成，段選擇符的低2位用于保護，高14位指示段，因此，一個進程可允許的最大虛擬空間為214+32=64TB。段管理部件SU將段選擇符與32位虛地址轉換成32位線性地址，由于只分段不分頁，此線性地址就是最終的32位物理地址。不需要分頁，也就不需要經過頁目錄表與頁表的轉換，地址轉換速度快。缺點是段的頻繁調入調出，耗時多，內存管理性能稍差一點三、保護模式的三種方式

Pentium在頁管理部件PU的管理下，可以對存儲器只實行分頁管理，分段部件SU不工作。如前面所述，可以按4KB和4MB兩種大小不同的頁面分頁。與程序的段選擇符無關，僅將指令提供的32位虛地址看成是32位的線性地址，無論按4KB分頁或是按4MB分頁，均可形成32位物理地址，進程所擁有的最大虛存空間都是232=4GB。這種只分頁不分段的保護模式也稱為平展地址模式，比只分段不分頁模式靈活。在WindowsNT和Windows95操作系統(tǒng)中采用了這種模式2．只分頁不分段

分段分頁方式是先分段后分頁，在分段的基礎上進行分頁，分段所形成的32位線性地址不是最后的物理地址，而是提供給分頁部件，作為頁目錄（號）、頁表（號）以及頁內偏移量，按4KB大小分頁。一個進程的最大虛地址空間與只分段的虛地址模式相同，也是64TB，兼有分段與分頁的優(yōu)點，UNIXSystemV和OS/2操作系統(tǒng)使用了這種保護模式3.既分段又分頁圖3-20分段分頁地址轉換過程圖（1）由于段選擇符中TI=1，所以從64KB的局部描述符表中查找對應的段描述符，該段描述符的指針等于LDTR中32位基地址+段選擇符高13位×8（2）由段描述符中32位段基地址+虛地址中32位偏移量=32位線性地址。線性地址的高10位為頁目錄（號），中間10位為頁表（號），低12位為偏移量（3）以CR3中32位基地址為頁目錄表中基地址，按4KB大小分頁，其分頁的原理與圖3-18中分頁原理完全相同3.3.3Pentium工作的實模式實模式是實地址模式的簡稱。所謂實模式，是8088/8086CPU工作的一種模式，指令中只允許出現邏輯地址，邏輯地址由16位段值與16位偏移地址組成，將16位段值乘以16，并加上16位偏移地址值，便產生20位的物理地址，這由CPU中總線接口單元的20位地址形成部件產生。產生地址信號A19-A0共20根，可尋址最大物理空間為1MB。MS-DOS操作系統(tǒng)僅支持實模式，PentiumCPU工作在Windows下，可以通過切換進入到DOS狀態(tài)，運行采用實模式的16位應用程序

8086的存儲器尋址是將16位的段寄存器左移4位后，形成20位的段基地址，然后同16位的偏移量相加，最后產生20位的物理地址，可以尋址1MB內存空間，當相加產生的20位物理地址超出20位時，超出位被丟棄，即出現地址環(huán)繞現象

例【3-5】設8086的邏輯地址是FFFFHFFFFH，求其物理地址。解：PA=FFFFH×16+FFFFH=10FFEFH丟棄最高位1，則PA=0FFEFH例【3-6】當32位機工作在實模式下，設DS=1002H，FS=2000H，BX=3000H，求下列兩條指令的邏輯地址分別是什么？①MOVAX，DS：[BX]②MOVEAX，FS：[BX]解：邏輯地址表達方式為：段選擇符：偏移量，那么兩條指令的邏輯地址分別如下：第①條1002H：00003000H第②條2000H：00003000H注意：中括號內的偏移量只允許為16位，不能為32位，例如不允許下列指令工作在實模式下：MOVAX，DS：[EBX]MOVECX，FS：[ESI]32位機（80386/80486/Pentium）工作在實模式下的地址轉換圖如圖3-21所示。32位機工作在實模式下，最大物理空間仍為1MB。MS-DOS采用實模式，Windows3.X也可以運行于實模式，在實模式下，CPU與內存可以交換32位數據指令中涉及到的段寄存器（例如DS、FS）在這兒被稱之為段選擇符，指令中32位偏移量的高16位補0，形成了32位偏移量，將段選擇符中的值乘以16設置到段寄存器的描述符高速緩存器的基地址字段，作為訪問存儲器的基地址，而把一個段的大小固定為64K字節(jié)，設置在描述符高速緩存器的段界字段圖3-21實模式下的地址轉換過程圖3.3.4Pentium工作的虛擬8086模式虛擬8086模式簡稱虛擬86（V86）模式，它是在32位保護模式下支持16位實模式應用程序的一種保護模式在一般保護模式下，32位標志寄存器EFLAGS中的b17=0，即VM位=0，當VM=1時，切換到V86方式

V86模式和實模式下的地址轉換方式基本相同。虛擬86模式下的地址轉換圖如圖3-22所示。如果在V86模式下禁止分頁，那么其地址轉換方式完全相同于實模式下的地址轉換方式。如果允許分頁功能的話，可以通過分頁機制，在4GB的物理地址范圍內分配多個8086的1MB地址空間

在進行地址轉換時，把段寄存器的描述符高速緩存器中的基地址同偏移量相加而得到的地址稱為線性地址，將線性地址再通過分頁機制進行分頁轉換，就可以產生最終的物理地址

當CPU工作在實模式下，其工作的代碼位于特權級0，保護機構不工作。在V86模式下的代碼則位于特權級3，保護機構工作，這要求預先在保護方式下對CR0的PG位置成1，即b31=1，于是就允許分頁

在虛擬86方式下，分頁地址轉換的過程如圖3-23所示。由例【3-5】可知，32位線性地址的最大值為0010FFEFH，高11位恒為0，那么b31~b22這高10位一定全為0，線性地址的高10位作為頁目錄項的基地址，所以V86方式下，只訪問頁目錄表中的第1個頁目錄項，本來可以有1024個頁目錄項

線性地址的中間10位地址中，一般情況下高2位（b21、b20）均為0，所以只有低8位是有效位，那么可以訪問256個頁表項，考慮到FFFFH×16+FFFFH=10FFEFH的特殊情況，則相加后產生上溢出，使得b20上溢出為1，在b20=1的溢出情況下，而b19~b0只有000H~00FH共16種可能，所以可查找的頁表項增加16個，變?yōu)?56+16=272個。本來共計可查找1024個頁表項，但是虛擬86模式下只可查找272個頁表項

圖3-22虛擬86模式下不分頁地址轉換過程圖在V86模式下，如果禁止分頁，存儲器尋址空間僅為1MB。這與8086基本上相同，每段存儲空間最大為64KB由于V86模式只能查找到一個頁目錄項，而不是1024個，所以V86模式可尋址物理空間，由頁表項中的20位基地址與線性地址的低12位相拼而成為32位的物理地址，因此，可訪問4GB存儲空間

在V86模式允許分頁的情況下，物理頁的大小為4KB，即按4KB大小分頁，多任務中的每一個任務所用的全部頁面可以定位在一個物理空間，這個空間大小為1MB，不同任務的代碼定義在不同的1MB內存空間，4GB物理空間可以定義若干個虛擬8086的地址空間（1MB），把4GB物理存儲器虛擬化了，這就是取名為虛擬8086模式的緣由

圖3-23虛擬86模式下分頁地址轉換過程圖3.3.5三種工作模式的相互轉換

三種工作模式可以相互轉換，如圖3-24所示。CPU上電或復位后就進入實地址模式，通過對控制寄存器CR0中的b0位置1，即保護允許位PE置1，于是系統(tǒng)進入保護模式，若使PE復位，則返回到實地址模式。通過執(zhí)行IRETD指令或者進行任務轉換時，則從保護模式轉變?yōu)閂86模式，通過中斷可以從V86模式轉變到保護模式。在V86模式下可以復位到實地址模式圖3-24三種工作模式的相互轉換3.3.6Pentium的存儲保護80386/80486/Pentium采用虛擬存儲器技術的目的是為了更有效地使用有限的主存儲器資源。在程序運行過程中，為了防止應用程序破壞系統(tǒng)程序，某一應用程序破壞其他應用程序，錯誤地把數據當作程序運行等故障的發(fā)生等，所采取的各種措施都稱之為存儲保護，最典型的存儲保護是采用稱之為特權級的保護方式一、特權級的級別

特權級保護是將系統(tǒng)中所有的程序分配相應的級別，特權級0的特權級別最高，操作系統(tǒng)（OS）的特權級為0，特權級別也就最高。特權級保護功能的主要目的是不準任何應用程序修改操作系統(tǒng)的數據，而又允許程序調用操作系統(tǒng)中提供的各種服務子程序Pentium四個特權級的保護示意圖如圖3-25。操作系統(tǒng)處于最內層，具有最高特權級0，依次向外，特權級降低，最外層特權級最低，而PL值最大，即PL=3。最外層一般是應用程序層，享有最低特權級。

Pentium特權級所應遵循的規(guī)則有2條：①特權級高的數據段不能被特權級低的代碼段訪問②特權級高的代碼段不能向特權級低的代碼段轉移調用，反之是允許的圖3-25Pentium四個特權級的分層1．CPL（CurrentPL），當前特權級。CPL是當前運行程序或任務的特權級，分別被保存在段寄存器CS即段選擇符的b1b0位和當前任務寄存器的b1b0位2．DPL（DiscriptorPL），描述符特權級。它表示該段或任務門的特權級，分別被保存在段描述符和門描述符的DPL域中，段描述符的DPL具體在訪問權字節(jié)中的b6b5位3．RPL（RequestedPL）請求特權級。用于表示段選擇符的另一種特權級，它保存在段選擇符的b1b0位。表示本次訪問所要求的特權級二、三種類型特權級Pentium的數據段寄存器有DS、ES、FS、GS以及堆棧段寄存器SS，為了訪問某一數據段的內容，必須通過MOV、LDS、LES等指令將數據段的選擇符裝入相應的段寄存器中，Pentium在將選擇符裝載到段寄存器之前，必須要將當前運行程序和任務的CPL，所要請求的RPL與要訪問的數據段描述符中DPL進行比較，DPL中值要大于或等于CPL以及RPL的值，才能將選擇符裝載到段寄存器中，也就是要滿足如下公式的要求：DPL數據段描述符≥MAX（CPL當前代碼段，RPL數據段選擇符）（3-1）例【3-7】三種特權級的應用舉例

設數據段描述符的特權級為2，設有四個當前程序，當前代碼段特權級CPL分別為0、1、2、3，而段選擇符的請求級RPL分別為3、1、2、3，求出哪一個段選擇符可以裝入段寄存器中？根據公式（3-1），分析結果如表3-3所示表3-3CPL、RPL、DPL之間的關系當前代碼段CPL段選擇符請求級RPL數據段描述符DPL訪問與否原因032否RPL>DPL112可以DPL>CPL、RPL222可以DPL=CPL、RPL332否DPL<CPL、RPL3.4Pentium的超標量流水線

Pentium具有兩條關于指令的標量流水線，所以稱之為超標量流水線。每條指令流水線分為5段，CPU在一個時鐘周期內可以執(zhí)行兩條指令。它兼有復雜指令系統(tǒng)計算機（CISC）與精減指令系統(tǒng)計算機兩者的特性Pentium整數指令流水線的結構請參考圖3-1。兩條整數流水線分別稱之為U流水線和V流水線。兩條指令流水線同時執(zhí)行先后兩條相鄰的指令，先一條在U流水線中執(zhí)行，后一條在V流水線中執(zhí)行，“U”、“V”有先后順序及相鄰的意思3.4.1Pentium的超標量流水線結構一、兩條指令流水線共用部件⒈超標量流水結構中有兩個預取緩沖器，均為32字節(jié)，負責從CPU內部Cache或主存中預先取出指令并緩存⒉指令譯碼器要完成對指令的譯碼、相鄰兩條指令的配對檢查等操作。如果遇到轉移指令，要在譯碼之后，將轉移指令地址送到轉移目標緩沖器BTB中進行查找⒊微程序控制器中的控制ROM存儲了若干條機器指令的微程序⒈U、V兩個地址生成部件，分別用于產生存儲器操作數的地址，Pentium工作在不同模式下的邏輯地址都要轉換成物理地址以便訪問數據Cache，轉換后援緩沖器TLB可用來加快這種地址的轉換速度⒉8KB的數據Cache是雙端口結構，可同時由U、V兩條流水線訪問，一個時鐘周期內能存取兩個32位數據，或者是64位的浮點數二、非公用的流水部件⒊兩個32位的ALU對簡單指令的運算均只需要一個時鐘周期。簡單指令指ADDEAX，EBX之類指令，不涉及到訪問存儲器的運算指令。流水線中還包括8個32位通用寄存器，即EAX、EBX、ECX、EDX、EBP、ESI、EDI、ESP3.4.2U、V流水線及其分工策略一、U、V流水線的基本原理U、V流水線都由5段組成，前兩段U、V流水線共享，后3段分離進行。U、V流水線工作的基本原理圖見圖3-26所示第一段是預取段——PF，在這一段要從指令Cache中取出指令，并將取出的指令存入預取緩沖器中第二段是指令譯碼1段——D1，在這一段，要確認指令的操作碼、尋址方式以及完成指令的配對檢查和轉移指令的預測，前后連續(xù)的兩條指令i1和i2都要被譯碼完成，最終要判斷這兩條指令能否并行發(fā)射到下一段第三段是指令譯碼2段——D2，在這一段，要計算并產生存儲器操作數的地址，不是所有指令都要計算存儲器操作數，但每條指令都必須流經這一段

第四段是執(zhí)行段——EX，此段主要在ALU、桶形移位器和其他功能部件中完成指定的運算。第五段是寫回段——WB，將計算結果寫回到標志寄存器、目的寄存器以及其他目的地方。

圖3-26U、V流水線工作的基本原理D1段是流水線中的關鍵段，這一對指令經譯碼后同時發(fā)射到下一段必須要滿足下列4個條件：⒈兩條指令都是簡單指令⒉相鄰兩條指令之間不能有數據相關的問題共計有三類數據相關沖突，即寫后讀（RAW）、讀后寫（WAR）以及寫后寫（WAW）相關⒊兩條指令不同時含有立即數，不同時都是含有偏移量的相對尋址指令⒋只有i1條指令允許帶有前綴例【3-8】MOVAX，BXMOVECX，ESI1NCAXADDEBX，EDI

前兩條指令與后兩條指令都是簡單指令，都可以同時發(fā)射到下一段例【3-9】寫后讀數據相關（RAW）舉例i1條ADDAX，BXi2條MOVCX，AX

從上看出，i2條指令在i1條指令結果尚未寫入AX中之前，就要讀AX中的值，應該是先將運算結果存入到AX中，后由i2條指令讀AX，由于兩條指令同時進入流水線就發(fā)生寫后讀數據相關沖突例【3-10】讀后寫數據相關（WAR）舉例i1條MOV[EBX]，AXi2條MOVAX，BX

由于兩條指令同時進入流水線，i1條中AX尚未存入內存，也就是AX中值尚未取出時，i2條指令就要把BX中值存入AX中，發(fā)生這種數據相關稱之為讀后寫（WAR）相關，這兩條也不能同時發(fā)射到下一段例【3-12】寫后寫數據相關舉例i1條MULAX，BXi2條ADDAX，CX

由于i2條指令執(zhí)行時間比i1條指令執(zhí)行時間短，i2條指令提前把加法運算結果寫入AX中，發(fā)生了WAW數據相關

U、V兩條流水線的功能是不一樣的，U流水線能執(zhí)行指令系統(tǒng)中的所有指令，而V流水線只能執(zhí)行簡單的整數指令和少數浮點數指令。Pentium對U、V流水線的調度策略采用按序發(fā)射與按序完成的策略。圖3-27描述按序發(fā)射按序完成的調度策略二、Pentium對U、V流水線的調度策略圖3.27按序發(fā)射按序完成的調度策略如圖中的i5、i6兩條指令，也是因為i2指令延長了一個時鐘周期，i5和i6在第4個時鐘周期處于停頓狀態(tài)，在第7個時鐘周期，由于i3指令延長了一個時鐘周期，所以i5、i6均停頓了一個時鐘周期，U流水線中的i5條指令在EX段能按時完成，所以在第9個時鐘周期寫回結果，但i6條指令因EX段的延時，在第10個時鐘周期才寫回結果；反過來，如果i6執(zhí)行快于i5的話，則i6要停頓等待U流水線中的i5條指令，即V流水線不得早于U流水線就結束一條指令的執(zhí)行過程

3.5Pentium的引腳信號

Pentium的主要引腳信號按其功能可分為10類，在圖3-28中，給出了各類所包含的引腳信號及其I/O方向

圖3-28Pentium的主要引腳信號（1）A20M*，用于屏蔽含A20以上的地址線（2）A1～A31，29位地址線（3）ADS*，指示地址狀態(tài)輸出有效，即總線周期開始（4）AP，地址整體偶校驗位輸出線，雙向（5）APCHK*，地址的偶校驗出錯指示信號，輸出線，低電平有效一、地址線及其控制信號（1）D63～D0，64位數據線（2）BE7*～BE0*，8位字節(jié)允許信號，低電平允許（3）DP7～DP0，奇偶校驗信號（4）PCHK*，數據奇偶校驗出錯信號，輸出（5）PEN*，數據奇偶校驗允許信號，輸入。二、數據線及其控制信號（1）CACHE*，Cache控制信號，輸出，低電平有效（2）EADS*，外部地址有效信號。輸入，低電平有效（3）HIT*，Cache命中信號。輸出，低電平有效，當其有效，表示Cache被命中（4）HITM*，Cache修改信號。輸出，低電平有效，當其有效，表示當前命中的Cache已被修改過（5）1NV，無效請求信號。若此輸入信號為高電平，使Cache區(qū)域不可再使用，這是因為1NV為高電平，使得Cache已處于無效狀態(tài)三、Cache控制信號（6）PCD，Cache禁止信號。輸出，高電平有效（7）PWT，CPU外部Cache的控制信號。PWT=1時，主板上Cache使用通寫方式，PWT=0時，主板上Cache則使用回寫法（8）FLUSH*，Cache擦除信號。輸出，低電平有效（9）KEN*，Cache允許信號。輸入，低電平有效，（10）WB/WT*，CPU內Cache寫選擇信號（11）AHOLD，地址保持/請求信號。輸入，高電平有效（1）D/C*，數據/控制信號。輸出線，為高電平時，表示當前總線周期傳輸的是數據，為低電平時，指示當前總線周期傳輸的是指令（2）M/IO*，存儲器/輸入輸出訪問信號。輸出線，為高電平時，指示當前總線周期訪問存儲器，為低電平時，則為訪問I/O端口（3）W/R*，讀/寫控制信號。輸出線，為高電平時，表示當前總線周期為CPU寫存儲器或寫輸出端口，為低電平時，指示為讀存儲器或讀輸入端口四、總線周期控制信號（4）LOCK*，總線封鎖信號。輸出，低電平有效，當其有效時，當前總線被鎖定，使得其他主模塊不能獲得總線控制權，從而確保PentiumCPU當前對總線的控制權（5）SCYS，分割周期信號。輸出，高電平有效（6）NA*，下一個地址有效信號。輸入，低電平有效（7）BRDY*，突發(fā)就緒信號。輸入，低電平有效，當其有效，表示外設已處于突發(fā)傳輸準備好狀態(tài)（1）INTR，可屏蔽中斷請求輸入信號。（2）NMR，非屏蔽中斷請求輸入信號。（3）RESET，系統(tǒng)復位信號。輸入，高電平復位（4）CLK，系統(tǒng)時鐘信號。輸入，由主板上提供時鐘脈沖（5）INIT，初始化信號。輸入，高電平有效五、系統(tǒng)控制信號（1）BUSCHK*，總線檢查信號。輸入，低電平有效（2）IERR*，內部奇偶出錯或功能性冗余校驗出錯信號（3）FERR*，浮點運算出錯信號。輸出，低電平有效（4）FRCMC*，冗余校驗控制信號。輸入，低電平有效當其有效，CPU進行冗余校驗（5）IGNNE*，忽略浮點運算錯誤的信號。輸入，低電平有效

六、檢測與處理信號（1）HOLD，總線請求信號。輸入，高電平請求（2）HLDA，總線請求響應信號。輸出，高電平有效，當其有效，表示CPU已讓出總線控制權七、總線仲裁信號（3）BREQ，總線周期請求信號。輸出，高電平有效，此信號有效時，表示CPU已提出了一個總線請求，并正在占用總線。此信號用于告示其他能控制總線的主模塊（4）BOFF*，強制讓出總線信號。輸入，低電平有效，CPU采樣到為低電平時，立即放棄總線控制權，直到變?yōu)闊o效電平時，CPU才啟動被暫停的總線周期（1）SMI*，系統(tǒng)管理模式中斷請求信號。使CPU進入系統(tǒng)管理模式的中斷請求輸入信號（2）SMLACT*，系統(tǒng)管理模式信號。輸出，低電平有效，當其有效，表示當前CPU處于系統(tǒng)管理模式

八、系統(tǒng)管理模式信號（1）PM1～PM0及BP3～BP0，PM1～PM0是性能監(jiān)測信號，BP3～BP0是與調試寄存器DR3～DR0中的斷點相匹配的而輸出到外部的信號（2）BT3～BT0，分支地址輸出信號（3）IU，指令U流水線信號。高電平有效，有效時表示此時U流水線正在完成指令的執(zhí)行過程九、跟蹤和檢查信號（4）IV，指令V流水線信號。高電平有效，有效時表示此時V流水線正在完成指令的執(zhí)行過程（5）IBT，輸出，高電平有效，有效時，表示指令發(fā)生分支（6）R/S*，探針信號。輸出，此信號由高電平跳變到低電平時，將會使CPU停止執(zhí)行指令而進入空閑狀態(tài)（7）PRDY，R/S*的響應信號。輸出，高電平有效，有效時表示CPU當前已停止指令的執(zhí)行，可以進入測試狀態(tài)（1）TCK，測試時鐘信號輸入端（2）TDI，串行測試數據輸入端（3）TDO，測試數據結果輸出端（4）TMS，測試方式選擇端（5）TRST*，測試復位輸入端。當輸入低電平后，復位測試狀態(tài)，即系統(tǒng)退出測試狀態(tài)十、測試信號

3.6PentiumPro~Itanium的技術概述自1993年Pentium問世之后，Intel公司相繼推出了PentiumPro(1995)PentiumⅡ（1997年）PentiumⅢ（1998年）Pentium4（2000年）等微處理器，近幾年又推出了64位的微處理器Itanium（安騰）英特爾微處理器芯片80386PentiumPentium43.6.1PentiumPro微處理器簡介

PentiumPro具有如下的主要技術特點：（1）PentiumPro內部配置了L2Cache256KB或512KB（2）不需要額外的邏輯電路就可以支持多達4個CPU，特別有利于服務器系統(tǒng)的組成（3）CPU有36位地址線，可尋址物理地址空間64GB，虛存空間為64TB。CPU外部數據總線仍為64位（4）PentiumPro最重要的技術是采用了RISC技術（5）外型使用了長方形387管腳陶瓷封裝。微處理器要插接到Socket8型插座上。PentiumPro是為服務器和工作站而設計的3.6.2PentiumⅡ微處理器簡介PentiumⅡ微處理器是面向個人計算機和工作站而設計的。PⅡ微處理器所提供的整數運算和浮點運算的功能以及多媒體新技術等三方面的優(yōu)勢，特別適合于三維圖形、圖像及多媒體應用程序的執(zhí)行（1）微處理器內部有2級高速緩存：L1Cache容量32KB，L2Cache容量512KB。PentiumⅡ采用單邊接觸的卡盒式封裝，C