第5章 CMOS集成電路版圖設計

第五章MOS電路版圖設計1/14/20231§5-1

MOS管圖形尺寸的設計1/14/20232

思考題MOS管溝道的寬長比(W/L)如何確定？MOS管溝道的寬度(W)和長度(L)如何確定？MOS管源漏區(qū)尺寸如何確定？1/14/202335.1.1MOS管寬長比(W/L)的確定

1.NMOS邏輯門電路(1)NMOS邏輯門電路是有比電路，根據VOL的要求，確定最小R

。ViVoVDDMLMIViVoVDDMDME(2)

根據負載CL情況和速度要求(tr和tf)確定負載管和等效輸入管的最小W/L

。VOL

(VDDVTL

)22R(VOHVTI)E/E飽和負載VOL

VTD

22R(VOHVTE)E/D其中：R

=KIKL=(W/L)I(W/L)L1/14/202345.1.1MOS管寬長比(W/L)的確定

1.NMOS邏輯門電路（續(xù)）ViVoVDDMLMIViVoVDDMDME(3)

根據靜態(tài)功耗的要求來確定負載管最大的W/L。(4)根據上述結果最終確定負載管和等效輸入管的W/L

。(5)根據輸入結構和等效輸入管的W/L確定每個輸入管的W/L。VDDABCF1/14/202355.1.1MOS管寬長比(W/L)的確定

2.CMOS邏輯門電路(2)

根據負載CL情況和速度要求(tr和tf)確定等效的PMOS管和NMOS管的最小W/L

。ViVoVDDMPMN(1)根據抗干擾能力(噪聲容限、輸入轉折電壓V*)確定0范圍。V*

=VDD+VTP

+VTN

o1

+

oo增大VDD0VOViVDDV*1/14/202365.1.1MOS管寬長比(W/L)的確定

2.CMOS邏輯門電路（續(xù)）(4)根據電路結構和等效的W/L確定每個管的W/L。(3)根據上述結果最終確定等效的PMOS管和NMOS管的最小W/L。無比電路VOL與o無關VDDABFnor2ViVoVDDMPMN1/14/202375.1.1MOS管寬長比(W/L)的確定

3.傳輸門電路(2)

對于CMOS傳輸門，一般應當考慮NMOS管和PMOS管特性的對稱性。MOS的W/L直接影響傳輸門的導通電阻，因而影響傳輸速度。因此，根據傳輸速度的要求（考慮負載情況和前級驅動情況）來確定MOS管的W/L.1/14/202385.1.2MOS管溝道長度(L)的確定(2)要考慮工藝水平。(1)要考慮MOS管的耐壓能力，一般MOS管的擊穿電壓由源漏穿通電壓決定：BVDSP=qNBL2/2osi(3)要考慮溝道長度調制效應對特性的影響。WL1/14/202395.1.3MOS管溝道寬度(W)的確定(2)對于長溝器件，應根據工藝水平先考慮確定溝道寬度W，然后再根據已確定W/L的值來確定L的值。(1)根據已確定的W/L和L的值來確定W的值。LW1/14/2023105.1.4MOS管源漏區(qū)尺寸的確定

一般是根據MOS管的溝道寬度W和相關的設計規(guī)則來確定源漏區(qū)最小尺寸。源漏區(qū)尺寸越小，寄生電容以及漏電就越小。MOS管的源漏區(qū)具有可互換性。

對于W/L較大的器件一般采用叉指狀圖形。1/14/202311§5-2版圖的布局布線1/14/202312

思考題布局布線的策略是什么？復用單元設計有什么好處？1/14/2023135.2.1布局

1.布局的基本原則

芯片的布局設計是要解決電路圖或邏輯圖中的每個元件、功能單元在版圖中的位置擺布、壓焊點分布、電源線和地線以及主要信號線的走向等。

首先確定電路中主要單元（元件）的位置，再以主要單元為中心安置次主要單元和次要單元。

相關單元（包括壓點）要盡量靠近，以主要單元為主調整單元（器件）的形狀和位置，方便布線，縮短布線。1/14/2023145.2.1布局

2.布局示例1電子表芯片液晶顯示譯碼電路走時電路定時電路比較電路分頻電路振蕩器調節(jié)控制電路報時驅動1/14/2023155.2.1布局

2.布局示例2存儲器模塊SRAM存儲矩陣輸入輸出讀寫控制地址譯碼1/14/2023165.2.2布線

1.布線基本原則

最常用的布線層有金屬、多晶硅和擴散區(qū)，其寄生電阻和寄生電容有所不同。

電源線、地線選擇金屬層布線，線寬要考慮電流容量（一般1mA/m)。

長信號線一般選擇金屬層布線，應盡量避免長距離平行走線。

多晶硅布線和擴散區(qū)布線不能交叉而且要短。必須用多晶硅走長線時，應同時用金屬線在一定長度內進行短接。1/14/2023175.2.2布線

2.布線示例1/14/2023185.2.3優(yōu)化設計

1.源漏區(qū)面積優(yōu)化

相鄰同型MOS管源漏區(qū)相連接時采用有源區(qū)直接連接可以減小源漏區(qū)面積，減小寄生電容和漏電，也減小了芯片面積。

121/14/2023195.2.3優(yōu)化設計

2.器件排序優(yōu)化

通過排序優(yōu)化可以提高速度，減小漏電。

GNDOUTGNDOUTADBCOUTDOUTABC1/14/2023205.2.3優(yōu)化設計

3.寬溝器件的優(yōu)化設計

(1)寬溝器件可以由多個器件合成，方便布局布線，減小柵極電阻。

(2)寬溝器件源漏區(qū)開孔要充分，提高溝道特性的一致性（尤其是模擬電路）。

1/14/2023215.2.3優(yōu)化設計

4.復用單元的設計

將常用結構的組合圖形（包括電路單元）按設計規(guī)則要求設計為可復用的單元，供設計過程中調用，減少設計錯誤，并便于修改。ActiveContactPolyContactVia1PAD1/14/202322§5-3

CMOS電路的抗閂鎖設計1/14/202323

思考題什么是閂鎖效應？它有什么危害？如何消除閂鎖效應？1/14/2023245.3.1CMOS電路中的閂鎖效應VDDGNDVoViP-SubN-阱p+p+p+n+n+n+RWRSRsRwIRsIRwVDDGNDVON-P-VO觸發(fā)的必要條件：1.兩個發(fā)射結均正偏2.βnpn*βpnp>13.IPower>IH寄生可控硅一旦被觸發(fā)，電流巨增，將燒毀芯片。1/14/2023255.3.2抗閂鎖設計的基本原則（1）減小RS和RW：均勻且充分設計阱和襯底的電源和地的歐姆接觸，并用金屬線連接，必要時采用環(huán)結構。（2）減小βnpn和βpnp

：加大MOS管源漏區(qū)距阱邊界的距離，必要時采用偽收集極結構。VDDGNDVoViRSViP-SubN-阱p+p+p+n+n+n+RWn+p+n+N-阱1/14/2023265.3.3內部電路的抗閂鎖設計(1)內部一般電路工作電壓低，工作電流小，一般采用的方法是：充分且均勻地布置P型襯底電源的歐姆接觸孔和N型襯底地的歐姆接觸孔，用金屬線直接連接到電源或地。(2)

工作電流較大的器件（單元）或狀態(tài)同步轉換集中的模塊，一般采用保護環(huán)（N+環(huán)或P+環(huán)）的結構。1/14/202327

版圖示例15.3.3內部電路的抗閂鎖設計1/14/202328

版圖示例25.3.3內部電路的抗閂鎖設計1/14/202329

版圖示例35.3.3內部電路的抗閂鎖設計1/14/2023305.3.4芯片外圍電路的抗閂鎖設計

外圍電路主要是指輸入/輸出單元電路，一方面易受高壓影響，另一方面工作電流很大。因此，極易發(fā)生閂鎖效應，通常都采用雙環(huán)保護結構，而且保護環(huán)上要充分開孔，用金屬線直接連到電源或地上。1/14/2023315.3.4芯片外圍電路的抗閂鎖設計

雙環(huán)結構示意圖NNPPPPNNPPNNN阱P襯底地地地地電源電源電源電源1/14/2023325.3.4芯片外圍電路的抗閂鎖設計

輸出驅動單元局部版圖示例1/14/202333§5-4

MOS電路的抗靜電設計1/14/202334

思考題MOS電路為什么要有抗靜電設計？對靜電保護電路有何要求？靜電保護電路由那些形式？保護原理是什么？1/14/2023355.4.1

MOS電路抗靜電設計的必要性在測試、封裝和使用過程中來自人體或設備的靜電可達幾千伏以上，而

MOS器件的柵氧化層很薄，面積很小，絕緣性能又很好，因此靜電電荷形成很高的電壓足以使柵氧化層擊穿，使器件失效。因此，采用抗靜電保護設計措施是MOS電路得以應用發(fā)展的必要前提。padVDDMPMNVSSVDDMPMNVSSpad1/14/2023365.4.1ESD模式分類ESD-ElectrostaticDischarge靜電放電的4類模式：

1.人體放電模式(Human-BodayModel,HBM)

2.機器放電模式(MachineModel,MM)

3.組件充電模式(Charged-DeviceModel,CDM)

4.電場感應模式(Field-InducedModel,FIM)1/14/2023375.4.1ESD模式分類1.人體放電模式

人體放電模式(HBM)的ESD是指因人體在地上走動磨擦或其它因素在人體上已累積了靜電，當此人去碰觸到IC時，人體上的靜電便會經由IC的腳(pin)而進入IC內，再經由IC放電到地去。1/14/2023385.4.1ESD模式分類2.機器放電模式

機器放電模式的ESD是指機器(例如機械手臂)本身累積了靜電，當此機器去碰觸到IC時，該靜電便經由IC的pin放電。1/14/2023395.4.1ESD模式分類3.組件充電模式

組件充電模式(CDM)是指IC先因磨擦或其它因素而在IC內部累積了靜電，但在靜電累積的過程中IC并未被損傷。此帶有靜電的IC在處理過程中，當其pin去碰觸到接地面時，IC內部的靜電便會經由pin自IC內部流出來，而造成了放電的現(xiàn)象。1/14/2023405.4.1ESD模式分類4.電場感應模式

電場感應模式(FIM)的靜電放電發(fā)生是因電場感應而起的。當IC因輸送帶或其它因素而經過一電場時，其相對極性的電荷可能會自一些IC腳而排放掉，在IC通過電場之后，IC本身便累積了靜電荷，此靜電荷會以類似CDM的模式放電出來。1/14/2023415.4.1集成電路產品的ESD規(guī)格1/14/2023425.4.2MOS電路抗靜電設計思想（1）保護電路不能影響正常電路的功能；（2）保護電路放電電阻盡可能小；（3）放電回路能承受高的瞬態(tài)功耗；（4）保護電路應有抗閂鎖能力；（5）保護電路占用盡可能小的芯片面積。

抗靜電設計就是在電路的端口增設保護電路，使得靜電電荷形成的高壓在到達正常電路之前，通過保護電路將靜電電荷泄放掉，而保護電路自身也不被損壞。1/14/2023435.4.3電阻-二極管保護電路

1.基本原理padVDDMPMNVSSR1R2Dn1Dp1Dn2R1為多晶電阻，起限流作用，防止放電電流過大（一般在1K左右）。Dp1、Dn1是用P+、N+擴散區(qū)分別與阱和襯底形成的二極管，起電壓箝位和電荷泄放作用。面積一般設計為1000m2左右，并采用抗閂鎖的保護環(huán)結構。1/14/2023445.4.3電阻-二極管保護電路

1.基本原理（續(xù)）R2為N+電阻，起延遲、緩沖作用，防止外來高電壓直接作用于MOS管的柵極。阻值一般在幾十左右。Dn2是R2形成的寄生二極管，起到進一步的保護作用。padVDDMPMNVSSR1R2Dn1Dp1Dn21/14/2023455.4.3電阻-二極管保護電路

2.版圖示例1/14/2023465.4.4MOS晶體管保護電路

1.基本原理利用保護管NMOS和PMOS的飽和導通或溝道穿通效應以及漏極寄生二極管完成靜電泄放。

保護管W/L要足夠大以便獲得小的導通電阻，并采用抗閂鎖的保護環(huán)結構。R為N+電阻，起延遲、緩沖作用。padVDDMPMNVSSR1/14/2023475.4.4MOS晶體管保護電路

2.版圖示例1/14/202348§5-5CMOS數(shù)字集成

電路版圖設計方法1/14/202349

思考題1.集成電路芯片設計有那些方法？各種方法的優(yōu)缺點是什么？1/14/2023505.5.1全定制（full-custom)設計方法

1.概念及特點缺點是設計周期長、設計費用高，同時要求設計者具有相當深入的微電子專業(yè)知識和豐富的設計經驗。

利用人機交互圖形系統(tǒng)，由版圖設計者針對具體電路和具體要求，從每個器件的圖形、尺寸開始設計，直至整個版圖的布局布線。

可獲得最佳的電路性能和最小的芯片尺寸，有利于提高集成度和降低生產成本，適用于通用芯片和高性能芯片的設計以及庫單元的設計。

1/14/2023515.5.1全定制（full-custom)設計方法

2.常用的CAD工具人機交互圖形編輯設計規(guī)則檢查（DRC）電學規(guī)則檢查（ERC）版圖參數(shù)提?。↙PE）版圖與電路圖一致性檢查（LVS）電路仿真（spice等）1/14/2023525.5.1全定制（full-custom)設計方法

3.版圖舉例手表芯片高性能16位CPU標準單元dffps全定制芯片的局部版圖1/14/2023535.5.2標準單元（StandardCell）設計方法

1.概念

由于標準單元庫是預先設計好的，不是為某個芯片專門設計的，因此稱為半定制設計方法（semi-customdesignapproach）電路基本單元及各種I/O單元都按一定的標準、依據特定工藝、由專門人員預先設計好存放于一個統(tǒng)一的庫中，稱為標準單元庫。

芯片設計者只要根據電路的邏輯網表及設計約束條件，用相關軟件調用標準庫中的單元進行布局布線，即可快速形成最終的芯片版圖。1/14/2023545.5.2標準單元（StandardCell）設計方法

2.特點對芯片設計者的微電子專業(yè)知識和設計經驗要求不是很高，而對單元庫和設計工具有較強的依賴性。

可獲得較佳的電路性能和較小的芯片尺寸（與庫單元種類的豐富程度和庫單元性能有關），有利于縮短芯片設計周期，降低設計成本，適用于專用電路（ASIC）和較高性能的芯片設計。1/14/2023555.5.2標準單元（StandardCell）設計方法

3.芯片結構I/O及壓焊塊標準單元內部標準單元布線通道基本結構1/14/2023565.5.2標準單元（StandardCell）設計方法

4.標準單元庫的組成③時序庫：輸入與輸出間的時間關系及負載特性，供時序驗證用①符號庫：單元特定符號，供邏輯圖設計用。②拓撲庫：單元高度、寬度、引出端坐標及方向，供布局布線使用。④功能描述庫：單元功能的描述，供功能仿真用。⑤版圖庫：單元各層掩膜圖形，供制掩膜版用⑥綜合庫：供邏輯綜合用。⑦電路圖庫：單元電路圖。1/14/2023575.5.2標準單元（StandardCell）設計方法

5.標準單元電路設計考慮①盡可能地減少單元的引出端點（盡量內部產生）②要獲得較好的抗噪聲性能（N管和P管的比例）③要規(guī)定一定的驅動能力（N管和P管的尺寸）④盡可能獲得最佳的延遲時間（級間的驅動）1/14/2023585.5.2標準單元（StandardCell）設計方法

6.標準單元版圖設計考慮①單元要符合等高原則，特別是電源和地線應有相同高度。②與單元庫中的任何單元（包括自身）的任意組合都應滿足設計規(guī)則的要求。③每個單元都要考慮抗閂鎖，每個I/O單元都要考慮抗靜電。④盡可能小的寄生電容。⑤單層金屬工藝尤其要考慮端口引出。1/14/2023595.5.2標準單元（StandardCell）設計方法

7.標準單元版圖舉例1/14/2023605.5.2標準單元（StandardCell）設計方法

8.標準單元法芯片版圖設計一般過程①根據邏輯圖（或邏輯網表）確定使用單元的種類和數(shù)量，估算面積，確定芯片幾何形狀（長度與寬度的比值或單元行數(shù)）。②根據封裝要求排布I/O單元③布電源和地的干線網④排布內部單元（布局）⑤布線（電源和地的支線、主要信號線、其它線）1/14/2023615.5.2標準單元（StandardCell）設計方法

9.標準單元法設計階段性局部版圖1/14/2023625.5.3門陣列（GateArray）設計方法

1.門陣列母片

將含有固定器件數(shù)不含連線的內部相同單元排成一定規(guī)模的陣列，將含有固定器件數(shù)不含連線的I/O相同單元排在四周，并留有固定的布線通道，形成一定規(guī)模、一定I/O端口數(shù)、沒有連線(沒有功能)的芯片版圖。

按此版圖進行掩膜版制作和流片，完成反刻金屬之前的所有加工工序，生產出半成品芯片（沒有功能，稱為“門陣列母片”），供芯片設計者進一步設計使用。1/14/2023635.5.3門陣列（GateArray）設計方法

2.門陣列法芯片設計在固定規(guī)模（器件數(shù)）、固定端口數(shù)的門陣列母片的基礎上，芯片設計者根據需要將內部單元和I/O單元分別進行內部連線構成所需功能的各種單元（也可以調用針對具體母片事先設計好的的各種功能單元連線的單元庫），再進行總體布局布線，構成一定功能的芯片連線版圖。

按此連線版圖進行制版，再在預先生產出的母片上繼續(xù)完成后續(xù)工序，制出最終芯片。1/14/2023645.5.3門陣列（GateArray）設計方法

3.門陣列法的特點芯片的面積、最大規(guī)模、最多引腳數(shù)、布線通道以及單元中的器件數(shù)和部分連接是固定的，利用率不能達到100％，性能不能達到最佳。可以快速完成芯片的設計和生產，降低芯片設計成本和生產成本。一般制成不同規(guī)模、不同引腳數(shù)的系列門陣列母片，以便適合不同規(guī)模電路的設計。1/14/2023655.5.3門陣列（GateArray）設計方法

3.門陣列法芯片結構I/O及壓焊塊單元內部單元布線通道外觀與標準單元法相似，只是基本單元及規(guī)模是固定的。1/14/2023665.5.3門陣列（GateArray）設計方法

4.內部單元陣列舉例4管單元16管單元1/14/2023675.5.3門陣列（GateArray）設計方法

5.內部單元電路連線庫舉例二輸入或非門三輸入或非門三輸入與非門二輸入與非門反相器1/14/2023685.5.3門陣列（GateArray）設計方法

6.I/O單元結構

通過不同的連接可實現(xiàn)不同