N04-隨機(jī)讀寫存儲器

第三章存儲系統(tǒng)

存儲器概述

隨機(jī)讀寫存儲器

只讀存儲器和閃速存儲器

高速存儲器

cache存儲器

3.1存儲器概述3.1.1存儲器的分類存儲元 存儲單元 存儲器

根據(jù)存儲材料的性能及使用方法不同，存儲器有各種不同的分類方法:按存儲介質(zhì)分為：半導(dǎo)體存儲器磁表面存儲器光存儲器按存儲方式分為：隨機(jī)存儲器順序存儲器按存儲器的讀寫功能分為：只讀存儲器(ROM)隨機(jī)讀寫存儲器(RAM)按信息的可保存性分為：非永久記憶的存儲器永久記憶性存儲器按在計(jì)算機(jī)系統(tǒng)中的作用分為：主存儲器輔助存儲器高速緩沖存儲器控制存儲器存儲器分級結(jié)構(gòu)3.1.2存儲器的分級結(jié)構(gòu)3.1.2存儲器的分級結(jié)構(gòu)多級存儲器體系結(jié)構(gòu)內(nèi)存儲器外存儲器高速緩沖存儲器（cache）主存儲器磁盤存儲器磁帶存儲器光盤存儲器CPU能直接訪問CPU不能直接訪問3.1.3主存儲器的技術(shù)指標(biāo)指標(biāo)含義表現(xiàn)單位存儲容量在一個(gè)存儲器中可以容納的存儲單元總數(shù)存儲空間的大小字?jǐn)?shù)，字節(jié)數(shù)存取時(shí)間啟動到完成一次存儲器操作所經(jīng)歷的時(shí)間主存的速度ｎｓ存儲周期連續(xù)啟動兩次操作所需間隔的最小時(shí)間主存的速度ｎｓ存儲器帶寬單位時(shí)間里存儲器所存取的信息量數(shù)據(jù)傳輸速率技術(shù)指標(biāo)位/秒，字節(jié)/秒3.2隨機(jī)讀寫存儲器常用的RAM按半導(dǎo)體材料分為：雙極型（TTL）半導(dǎo)體存儲器金屬氧化物（MOS）半導(dǎo)體存儲器根據(jù)存儲信息機(jī)構(gòu)的原理分為：靜態(tài)MOS存儲器（SRAM）動態(tài)MOS存儲器（DRAM）

3.2.1SRAM存儲器1.基本存儲元

基本存儲元是組成存儲器的基礎(chǔ)和核心，它用來存儲一位二進(jìn)制信息0或1。字節(jié)存儲單元：存放一個(gè)字節(jié)的單元，相應(yīng)的地址稱為字節(jié)地址。

SRAM芯片大多采用雙譯碼方式，以便組織更大的存儲容量。2.SRAM存儲器的組成

存儲體地址譯碼器讀寫電路控制電路地址譯碼有兩種方式: 單譯碼

一個(gè)地址譯碼器

雙譯碼

X向和Y向兩個(gè)譯碼器例如：4096×1存儲單元單譯碼：地址線12根，選擇線（譯碼線）4096根雙譯碼：地址線12根，選擇線（譯碼線）128根3.SRAM存儲器芯片實(shí)例

寫過程×讀過程×5.存儲器的讀、寫周期

地址讀出時(shí)間讀周期時(shí)間CSDB讀出時(shí)間是從給出有效地址到外部數(shù)據(jù)總線上穩(wěn)定地出現(xiàn)所讀出的數(shù)據(jù)信息所經(jīng)歷的時(shí)間。讀周期時(shí)間是存儲片進(jìn)行兩次連續(xù)讀操作時(shí)所必須間隔的時(shí)間，它總是大于或等于讀出時(shí)間。地址寫數(shù)時(shí)間寫周期時(shí)間WEDinCSDout寫周期要實(shí)現(xiàn)寫操作，要求片選CS非和寫命令WE非信號都為低，并且CS非信號與WE非信號相“與”的寬度至少應(yīng)為“寫數(shù)時(shí)間”。[例1]圖3.5(a)是SRA的寫入時(shí)序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí)，存儲器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出圖3.5(a)寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖。

3.3DRAM存儲器SRAM存儲器的存儲位元是一個(gè)觸發(fā)器，它具有兩個(gè)穩(wěn)定的狀態(tài)。而DRAM存儲器的存儲位元是由一個(gè)MOS晶體管和電容器組成的記憶電路。

寫操作1讀操作64條選擇線的譯碼器32×128存儲元128輸出放大器32×128存儲元128輸出放大器的譯碼器和I/O門64條選擇線的譯碼器32×128存儲元128輸出放大器32×128存儲元7位地址鎖存器（行）7位地址鎖存器（列）時(shí)鐘發(fā)生器（2）時(shí)鐘發(fā)生器（1）A0……A6輸出鎖存器和緩沖器輸入數(shù)據(jù)鎖存器寫命令鎖存器DOUTDINWERASCAS16K×1位DRAM芯片2116I/OI/O3.DRAM存儲芯片實(shí)例

讀周期數(shù)據(jù)輸出有效RASCAS地址WEDOUT讀周期時(shí)間（tCYC）RAS脈沖寬度（tRAS）CAS脈沖寬度（tCAS）讀命令建立時(shí)間（tRCS）讀命令保持時(shí)間（tRCH）數(shù)據(jù)輸出保持時(shí)間（tDOH）tRACtCACtAHtASCtAHtASRtRCL寫周期RASCAS地址WEDIN寫周期時(shí)間（tCYC）RAS脈沖寬度（tRAS）CAS脈沖寬度（tCAS）tDHtWPtRWLtRCLtCWLtWCHtDS刷新周期只用RAS的刷新周期RASCAS地址tRCPtCHtAHtASR4.DRAM的刷新

動態(tài)MOS存儲器采用“讀出”方式進(jìn)行刷新。從上一次對整個(gè)存儲器刷新結(jié)束到下一次對整個(gè)存儲器全部刷新一遍為止，這一段時(shí)間間隔叫刷新周期。常用的刷新方式有三種：集中式分散式異步式集中式刷新周期序號地址序號013871387239990XYW01127刷新間隔（2ms）讀/寫或維持刷新tC3872周期（1936μs）128周期（64μs）4000周期（2000μs）假定tC＝0.5μs，則讀/寫周期為0.5μs，刷新周期為2ms，出現(xiàn)了64μs的“死時(shí)間”。分散式刷新系統(tǒng)周期序號（0）X0S126T127刷新間隔128個(gè)系統(tǒng)周期（128μs）tC假定tM＝0.5μs，則tC＝1μs，存儲器系統(tǒng)周期為1μs，刷新周期為128μs，沒有“死時(shí)間”。Y1X2W/RREFW/RREFW/RREFW/RREFW/RREF（1）（2）（126）（127）tMtR異步式刷新15.5μs假定tC＝0.5μs，則讀/寫周期為0.5μs，刷新周期為2ms，沒有“死時(shí)間”。W/RW/RW/RW/RW/RW/RtC0.5μsREFREF0.5μs0.5μstC15.5μsW/RW/RW/RREF0.5μstC15.5μs刷新間隔（2ms）標(biāo)準(zhǔn)的刷新操作只用RAS的刷新操作RASCAS地址tRCPtCHtAHtASRCAS在RAS之前的刷新操作RASCAS【附例】用16K×1位的DRAM芯片構(gòu)成64K×8位的存儲器。要求：①畫出該芯片組成的存儲器邏輯框圖。②設(shè)存儲器讀/寫周期均為0.5μs，CPU在1μs內(nèi)至少要訪存一次。試問采用哪種刷新方式比較合理？兩次刷新的最大時(shí)間間隔是多少？對全部存儲單元刷新一遍，所需實(shí)際刷新時(shí)間是多少？64K×8位的存儲器邏輯框圖5.存儲器控制電路

刷新地址計(jì)數(shù)器地址多路開關(guān)刷新定時(shí)器仲裁電路定時(shí)發(fā)生器CPUDRAM地址總線地址RASCASWE讀/寫存儲器與CPU連接

地址線的連接、數(shù)據(jù)線的連接和控制線的連接。對存儲器進(jìn)行擴(kuò)展的主要方法有：位擴(kuò)展法字?jǐn)U展法字位同時(shí)擴(kuò)展法3.3.4存儲器容量的擴(kuò)充

位擴(kuò)展法組成8KRAM位擴(kuò)展法字?jǐn)U展法字?jǐn)U展法組成64KRAM字位同時(shí)擴(kuò)展法字向和位向同時(shí)進(jìn)行擴(kuò)展L×K位→M×N位(L＜M，K＜N)，共需要(M/L)×(N/K)個(gè)存儲器芯片?！纠?.1】已知某16位機(jī)的主存采用半導(dǎo)體存貯器，地址碼為18位，若使用4K×8位SRAM芯片組成該機(jī)所允許的最大主存空間，并選用模塊板結(jié)構(gòu)形式。問：（1）若每個(gè)模板為32K×16位，共需幾個(gè)模塊板?（2）每個(gè)模塊內(nèi)共有多少片RAM芯片?（3）主存共需多少RAM芯片？CPU如何選擇模塊板？3.3.5高級的DRAM結(jié)構(gòu)1、FPMDRAM

快速頁模式動態(tài)存儲器，它是根據(jù)程序的局部性原理來實(shí)現(xiàn)的。讀周期和寫周期中，為了尋找一個(gè)確定的存儲單元地址，首先由低電平的行選通信號RAS確定行地址，然后由低電平的列選信號CAS確定列地址。下一次尋找操作，也是由RAS選定行地址，CAS選定列地址，依此類推。2、CDRAM

CDRAM稱為帶高速緩沖存儲器（cache）的動態(tài)存儲器，它是在通常的DRAM芯片內(nèi)又集成了一個(gè)小容量的SRAM，從而使DRAM芯片的性能得到顯著改進(jìn)。如