電子設(shè)計(jì)自動(dòng)化EDA概述

電子設(shè)計(jì)自動(dòng)化（EDA)課時(shí)：2*15課時(shí)，6課時(shí)的課外實(shí)驗(yàn)考試：實(shí)驗(yàn)成績(jī)30%（實(shí)驗(yàn)考試）隨堂考試70％（考查課）實(shí)驗(yàn)部分:（提前準(zhǔn)備好實(shí)驗(yàn)報(bào)告本）6節(jié)小實(shí)驗(yàn)（3次）綜合實(shí)驗(yàn)（1周）記入平時(shí)成績(jī)實(shí)驗(yàn)課地點(diǎn)：主樓八樓東邊現(xiàn)代通信實(shí)驗(yàn)室周次星期日期節(jié)次班級(jí)10一31/101.2測(cè)控09-1一31/103.4測(cè)控09-211一7/111.2測(cè)控09-1一7/113.4測(cè)控09-212一14/111.2測(cè)控09-1一14/113.4測(cè)控09-217測(cè)控09-1測(cè)控09-2測(cè)控09-1.2實(shí)驗(yàn)時(shí)間安排VHDL設(shè)計(jì)技術(shù)參考書(shū)《CPLD系列設(shè)計(jì)技術(shù)與入門(mén)》：黃正謹(jǐn)徐堅(jiān)章小麗熊明珍等編著，電子科技大學(xué)出版社《可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用》：趙曙光等編著，西安科技大學(xué)出版社《VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)》：侯伯亨顧新編著，西安電子科技大學(xué)出版社《VHDL程序設(shè)計(jì)》：曾繁泰陳美金編著，清華大學(xué)出版社《數(shù)字集成系統(tǒng)的結(jié)構(gòu)化設(shè)計(jì)與高層次綜合》：王志華鄧仰東編著，清華大學(xué)出版社《VHDL應(yīng)用與開(kāi)發(fā)實(shí)踐》：甘歷編著，科技出版社

參考教材

參考教材

參考教材課程結(jié)構(gòu)安排：一：第1到第3章基礎(chǔ)知識(shí)：EDA發(fā)展流程，設(shè)計(jì)流程。基本的硬件結(jié)構(gòu)二：第4章：軟件三：第5章是整個(gè)VHDL程序設(shè)計(jì)的語(yǔ)言要素和語(yǔ)句部分（核心內(nèi)容）四：軟件操作以及設(shè)計(jì)中的一些優(yōu)化問(wèn)題。五：第6章，系統(tǒng)設(shè)計(jì)（綜合實(shí)驗(yàn)）。第一章緒論主要內(nèi)容1.EDA概念2.EDA發(fā)展歷程3.EDA發(fā)展趨勢(shì)

常見(jiàn)英文縮寫(xiě)解釋（按字母順序排列）ASIC:ApplicationSpecificIntegratedCircuit.專用ICCPLD:ComplexProgrammableLogicDevice.復(fù)雜可 編程邏輯器件EDA:ElectronicDesignAutomation.電子設(shè)計(jì)自動(dòng)化FPGA:FieldProgrammableGateArray.現(xiàn)場(chǎng)可編程 門(mén)陣列GAL:GenericArrayLogic.通用陣列邏輯HDL:HardwareDescriptionLanguage.硬件描述語(yǔ)言IP:IntelligentProperty.智能模塊PAL:ProgrammableArrayLogic.可編程陣列邏輯RTL:RegisterTransferLevel.寄存器傳輸級(jí)級(jí)（（描述）SOC:SystemOnaChip.片上系統(tǒng)SLIC:SystemLevelIC.系統(tǒng)級(jí)ICVHDL:VeryhighspeedintegratedcircuitHardwareDescriptionLanguage.超高速集成電電路硬件描述述語(yǔ)言主要內(nèi)容1.實(shí)現(xiàn)載體體：大規(guī)?？煽删幊踢壿嬈髌骷?.描述語(yǔ)言言：硬件描述述語(yǔ)言3.設(shè)計(jì)工具具：軟件開(kāi)發(fā)發(fā)系統(tǒng)4.硬件驗(yàn)證證：實(shí)驗(yàn)開(kāi)發(fā)發(fā)系統(tǒng)1.大規(guī)模模可編程邏輯輯器件FPGA和CPLD主要公司：Xilinx，Altera，LatticeFPGA/CPLD顯著著的優(yōu)點(diǎn)：開(kāi)發(fā)周期短、、投資風(fēng)險(xiǎn)小小、產(chǎn)品上市市速度快、市市場(chǎng)適應(yīng)能力力強(qiáng)、硬件修修改升級(jí)方便便。實(shí)驗(yàn)裝置三類(lèi)器件的主主要性能指標(biāo)標(biāo)比較2.硬件描描述語(yǔ)言(HDL)VHDL：IEEE標(biāo)準(zhǔn)準(zhǔn)，系統(tǒng)級(jí)抽抽象描述能力力較強(qiáng)。Verilog：IEEE標(biāo)準(zhǔn)，門(mén)門(mén)級(jí)開(kāi)關(guān)電路路描述能力較較強(qiáng)。ABEL：系系統(tǒng)級(jí)抽象描描述能力差，，適合于門(mén)級(jí)級(jí)電路描述。3.軟件開(kāi)開(kāi)發(fā)工具集成化的開(kāi)發(fā)發(fā)系統(tǒng)特定功能的開(kāi)開(kāi)發(fā)軟件：綜綜合軟件仿真軟件集成化的開(kāi)發(fā)發(fā)系統(tǒng)Altera公司：MAX+plusII、QuartusII系列Xilinx公司：ISE、Foundation、、Aillance系列列Lattice公司：ispDesignEXPERT系系列特定功能的開(kāi)開(kāi)發(fā)軟件綜合類(lèi)：Synplicity公公司的Synplify/SynplifyproSynopsys公司的的FPGAExpress、FPGAcompilerIIMentor公司的LeonardoSpectrum仿真類(lèi)：ModelTech公公司的ModelsimAldec公公司的ActiveHDLCadence公司的NC-Verilog、、NC-VHDL、NC-SIM4.實(shí)驗(yàn)開(kāi)發(fā)發(fā)系統(tǒng)EDA技術(shù)狹義定義：以以大規(guī)模可編程程邏輯器件為設(shè)計(jì)載體，，以硬件描述語(yǔ)言言為系統(tǒng)邏輯描描述的主要表表達(dá)方式，以以計(jì)算機(jī)、大規(guī)?？删幘幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)統(tǒng)為設(shè)計(jì)工具，，自動(dòng)完成用用軟件方式方方式描述的電電子系統(tǒng)到硬硬件系統(tǒng)的邏邏輯編譯、邏邏輯化簡(jiǎn)、邏邏輯分割、邏邏輯綜合及優(yōu)優(yōu)化、布局布布線、邏輯仿仿真，直至完完成對(duì)于特定定目標(biāo)芯片的的適配編譯、、邏輯映射、、編程下載等等工作，最終終形成集成電電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)多學(xué)學(xué)科融合的新新技術(shù)。1.1EDA技術(shù)及其其發(fā)展●EDA（ElectronicDesignAutomation）●EDA：：是指以以計(jì)算算機(jī)為為工作作平臺(tái)臺(tái)，融融合應(yīng)應(yīng)用電電子技技術(shù)、、計(jì)算算機(jī)技技術(shù)、、智能能化技技而研研制成成的電電子CAD(ComputerAidedDesign)通通用軟軟件包包。●功能能：輔助IC(integratedcircuit)設(shè)設(shè)計(jì),電子子電路路設(shè)計(jì)計(jì),PCB(PrintedCircuitBoard)設(shè)設(shè)計(jì)EDA技術(shù)術(shù)的發(fā)發(fā)展七十年年代為為CAD（（ComputerAidedDesign計(jì)算機(jī)機(jī)輔助助設(shè)計(jì)計(jì)）階階段用計(jì)算算機(jī)輔輔助進(jìn)進(jìn)行IC版版圖編編輯、、PCB布布局布布線，，取代代了手手工畫(huà)畫(huà)圖。。八十年年代為為CAE（（ComputerAidedEngineering計(jì)算機(jī)機(jī)輔助助工程程）階階段支持電電路功功能設(shè)設(shè)計(jì)和和結(jié)構(gòu)構(gòu)設(shè)計(jì)計(jì)，通通過(guò)電電路網(wǎng)網(wǎng)表將將兩者者結(jié)合合在一一起，，實(shí)現(xiàn)現(xiàn)了工工程設(shè)設(shè)計(jì)。。CAE的的主要要功能能是：：原理理圖輸輸入，，邏輯輯仿真真，電電路分分析，，自動(dòng)動(dòng)布局局布線線，PCB后分分析。。九十年年代為為ESDA（ElectronicSystemDesignAutomation電子系系統(tǒng)設(shè)設(shè)計(jì)自自動(dòng)化化）階段1.EDA概念念以及及發(fā)展展七十年年代為為CAD（（ComputerAidedDesign計(jì)算機(jī)機(jī)輔助助設(shè)計(jì)計(jì)）階階段用計(jì)算算機(jī)輔輔助進(jìn)進(jìn)行IC版版圖編編輯、、PCB布布局布布線，，取代代了手手工畫(huà)畫(huà)圖。。八十年年代為為CAE（（ComputerAidedEngineering計(jì)算機(jī)機(jī)輔助助工程程）階階段支持電電路功功能設(shè)設(shè)計(jì)和和結(jié)構(gòu)構(gòu)設(shè)計(jì)計(jì)，通通過(guò)電電路網(wǎng)網(wǎng)表將將兩者者結(jié)合合在一一起，，實(shí)現(xiàn)現(xiàn)了工工程設(shè)設(shè)計(jì)。。CAE的的主要要功能能是：：原理理圖輸輸入，，邏輯輯仿真真，電電路分分析，，自動(dòng)動(dòng)布局局布線線，PCB后分分析。。九十年年代為為ESDA（ElectronicSystemDesignAutomation電子系系統(tǒng)設(shè)設(shè)計(jì)自自動(dòng)化化）階段段上節(jié)節(jié)課課內(nèi)內(nèi)容容回回顧顧：：2.可可編編程程邏邏輯輯器器件件CPLD:ComplexProgrammableLogicDevice.復(fù)雜雜可可編編程程邏邏輯輯器器件件FPGA:FieldProgrammableGateArray.現(xiàn)場(chǎng)場(chǎng)可可編編程程FPGA和CPLD主要要公公司司：：Xilinx，，Altera，，Lattice3.硬硬件件描描述述語(yǔ)語(yǔ)言言VHDL:VeryhighspeedintegratedcircuitHardwareDescriptionLanguage.超高高速速集集成成電電路路硬硬件件描描述述語(yǔ)語(yǔ)言言VHDL：：IEEE標(biāo)標(biāo)準(zhǔn)準(zhǔn)，，系系統(tǒng)統(tǒng)級(jí)級(jí)抽抽象象描描述述能能力力較較強(qiáng)強(qiáng)。。Verilog：：IEEE標(biāo)標(biāo)準(zhǔn)準(zhǔn)，，門(mén)門(mén)級(jí)級(jí)開(kāi)開(kāi)關(guān)關(guān)電電路路描描述述能能力力較較強(qiáng)強(qiáng)。。4.集集成成化化的的開(kāi)開(kāi)發(fā)發(fā)系系統(tǒng)統(tǒng)Altera公公司司：：MAX+plusII、、QuartusII系系列列ESDA技技術(shù)術(shù)的的基基本本特特征征（1））支支持持““自自頂頂向向下下””的的設(shè)設(shè)計(jì)計(jì)方方法法（2））支支持持ASIC(ApplicationSpecificIntegratedCircuit)設(shè)計(jì)計(jì)（3））采采用用硬硬件件描描述述語(yǔ)語(yǔ)言言（4））基基于于系系統(tǒng)統(tǒng)框框架架結(jié)結(jié)構(gòu)構(gòu)在我我國(guó)國(guó)所所使使用用的的工工具具中中，，最最有有代代表表性性的的設(shè)設(shè)計(jì)計(jì)工工具具是是Tango和和早早期期的的ORCAD。。它它們們的的出出現(xiàn)現(xiàn)，，使使得得電電子子電電路路設(shè)設(shè)計(jì)計(jì)和和印印刷刷板板布布線線工工藝藝實(shí)實(shí)現(xiàn)現(xiàn)了了自自動(dòng)動(dòng)化化，，但但還還只只能能算算自自下下而而上上的的設(shè)設(shè)計(jì)計(jì)方方法法。。隨隨著著大大規(guī)規(guī)模模專專用用集集成成電電路路的的開(kāi)開(kāi)發(fā)發(fā)和和研研制制，，為為了了提提高高開(kāi)開(kāi)發(fā)發(fā)的的效效率率和和增增加加已已有有開(kāi)開(kāi)發(fā)發(fā)成成果果的的可可繼繼承承性性，，以以及及縮縮短短開(kāi)開(kāi)發(fā)發(fā)時(shí)時(shí)間間，，各各種種新新興興的的EDA工工具具開(kāi)開(kāi)始始出出現(xiàn)現(xiàn)，，特特別別是是硬硬件件描描述述語(yǔ)語(yǔ)言言HDL（（HardwareDescriptionLanguage））的的出出現(xiàn)現(xiàn)，，特別別是是硬硬件件描描述述語(yǔ)語(yǔ)言言HDL（（HardwareDescriptionLanguage））的的出出現(xiàn)現(xiàn)，，使使得得傳傳統(tǒng)統(tǒng)的的硬硬件件電電路路設(shè)設(shè)計(jì)計(jì)方方法法發(fā)發(fā)生生了了巨巨大大的的變變革革，，新新興興的的EDA設(shè)設(shè)計(jì)計(jì)方方法法采采用用了了自自上上而而下下（（TopDown））的的設(shè)設(shè)計(jì)計(jì)方方法法。。所謂謂自自上上而而下下的的設(shè)設(shè)計(jì)計(jì)方方法法，，就就是是從從系系統(tǒng)統(tǒng)總總體體要要求求出出發(fā)發(fā)，，自自上上而而下下地地逐逐步步將將設(shè)設(shè)計(jì)計(jì)內(nèi)內(nèi)容容細(xì)細(xì)化化，，最最后后完完成成系系統(tǒng)統(tǒng)硬硬件件的的整整體體設(shè)設(shè)計(jì)計(jì)。。各公公司司的的EDA工工具具基基本本上上都都支支持持兩兩種種標(biāo)標(biāo)準(zhǔn)準(zhǔn)的的HDL，，分分別別是是VHDL和和VerilogHDL。。關(guān)于于VHDL(06)VeryhighspeedintegratedHardwareDescriptionLanguage(VHDL)是IEEE、、工工業(yè)業(yè)標(biāo)標(biāo)準(zhǔn)準(zhǔn)硬硬件件描描述述語(yǔ)語(yǔ)言言用語(yǔ)語(yǔ)言言的的方方式式而而非非圖圖形形等等方方式式描描述述硬硬件件電電路路容易修改改容易保存存特別適合合于設(shè)計(jì)計(jì)的電路路有：復(fù)雜組合合邏輯電電路，如如：譯碼器、、編碼器器、加減減法器、、多路選選擇器、、地址譯譯碼器……...狀態(tài)機(jī)等等………..VHDL的功能能和標(biāo)準(zhǔn)準(zhǔn)VHDL描述述輸入端口口輸出端口口電路的行行為和功功能VHDL有過(guò)兩兩個(gè)標(biāo)準(zhǔn)準(zhǔn)：IEEEStd1076-1987(calledVHDL1987)IEEEStd1076-1993(calledVHDL1993)概述：用HDL語(yǔ)言表表達(dá)設(shè)計(jì)計(jì)意圖，，F(xiàn)PGA作為為硬件載載體，計(jì)計(jì)算機(jī)為為設(shè)計(jì)開(kāi)開(kāi)發(fā)工具具，EDA作為為軟件開(kāi)開(kāi)發(fā)環(huán)境境的現(xiàn)代代化電子子設(shè)計(jì)方方法簡(jiǎn)介－－－背景（（二）美國(guó)國(guó)防防部在80年代代初提出出了VHSIC（VeryHighSpeedIntegratedCircuit））計(jì)劃，，其目標(biāo)標(biāo)之一是是為下一一代集成成電路的的生產(chǎn)，，實(shí)現(xiàn)階階段性的的工藝極極限以及及完成10萬(wàn)門(mén)門(mén)級(jí)以上上的設(shè)計(jì)計(jì)，建立立一項(xiàng)新新的描述述方法。。1981年提提出了一一種新的的HDL，稱之之為VHSICHardwareDescriptionLanguage，簡(jiǎn)稱稱為VHDL，，這種語(yǔ)語(yǔ)言的成成就有兩兩個(gè)方面面：描述復(fù)雜雜的數(shù)字字電路系系統(tǒng)成為國(guó)際際的硬件件描述語(yǔ)語(yǔ)言標(biāo)準(zhǔn)準(zhǔn)VHDL的特點(diǎn)點(diǎn)：將一項(xiàng)工工程設(shè)計(jì)計(jì)或稱設(shè)設(shè)計(jì)實(shí)體體（可以以是一個(gè)個(gè)元件，，一個(gè)電電路模塊塊或一個(gè)個(gè)系統(tǒng)））分成外外部（或或稱可視視部分，，即端口口）和內(nèi)內(nèi)部（或或稱不可可視部分分），即即設(shè)計(jì)實(shí)實(shí)體的內(nèi)內(nèi)部功能能和算法法完成部部分。VHDL語(yǔ)言特特色：VHDL語(yǔ)言中中設(shè)計(jì)實(shí)實(shí)體（designentity),程程序包(pacage),設(shè)設(shè)計(jì)庫(kù)，，為設(shè)計(jì)計(jì)人員重重復(fù)利用用別人的的設(shè)計(jì)提提供了技技術(shù)手段段。重復(fù)利用用他人的的IP模模塊和軟軟核（softcove)是VHDL語(yǔ)語(yǔ)言的特特色。VHDL語(yǔ)言的的優(yōu)點(diǎn)：：1.具有有很強(qiáng)的的行為描描述能力力。2.支持持大規(guī)模模設(shè)計(jì)的的分解和和已有設(shè)設(shè)計(jì)的再再利用。。3.可讀讀性好，，易于修修改和發(fā)發(fā)現(xiàn)錯(cuò)誤誤。4.可以以使用仿仿真器對(duì)對(duì)VHDL源代代碼進(jìn)行行仿真。。5.允許許設(shè)計(jì)者者不依賴賴于器件件。6.實(shí)現(xiàn)現(xiàn)了設(shè)計(jì)計(jì)與工藝藝無(wú)關(guān)。。7.可移移植性好好。8.上市市時(shí)間快快，成本本低。9.ASIC移移植。VHDL與計(jì)算算機(jī)語(yǔ)言言的區(qū)別別運(yùn)行的基基礎(chǔ)計(jì)算機(jī)語(yǔ)語(yǔ)言是在在CPU＋RAM構(gòu)建建的平臺(tái)臺(tái)上運(yùn)行行VHDL設(shè)計(jì)的的結(jié)果是是由具體體的邏輯輯、觸發(fā)發(fā)器組成成的數(shù)字字電路執(zhí)行方式式計(jì)算機(jī)語(yǔ)語(yǔ)言基本本上以串串行的方方式執(zhí)行行VHDL在總體體上是以以并行方方式工作作驗(yàn)證方式式計(jì)算機(jī)語(yǔ)語(yǔ)言主要要關(guān)注于于變量值值的變化化VHDL要實(shí)現(xiàn)現(xiàn)嚴(yán)格的的時(shí)序邏邏輯關(guān)系系C、ASM...程序CPU指令/數(shù)據(jù)代碼：0100101000101100軟件程序編譯器COMPILER編譯器和綜合功能比較VHDL/VERILOG.程序

硬件描述語(yǔ)言綜合器SYNTHESIZER為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件（a）軟件語(yǔ)言設(shè)計(jì)目標(biāo)流程（b）硬件語(yǔ)言設(shè)計(jì)目標(biāo)流程HDL語(yǔ)語(yǔ)言的種種類(lèi)Candence公司司的VerilogHDL語(yǔ)言言，于1995年成為為IEEE標(biāo)準(zhǔn)準(zhǔn)，從C語(yǔ)言發(fā)發(fā)展而來(lái)來(lái)。MenterGraghics公公司的BLM語(yǔ)言，，從PASCAL語(yǔ)言言發(fā)展而而來(lái)，未未成為IEEE標(biāo)準(zhǔn)。。Altera公公司的AHDL的語(yǔ)語(yǔ)言，具具有C語(yǔ)語(yǔ)言風(fēng)格格。系統(tǒng)集成成芯片成成為IC設(shè)計(jì)的的發(fā)展方方向，這這一發(fā)展展趨勢(shì)表表現(xiàn)在如如下幾個(gè)個(gè)方面：：超大規(guī)模模集成電電路的集集成度和和工藝水水平不斷斷提高，，深亞微微米(Deep-Submicron)工工藝，如如0.18μm，0.13μμm已經(jīng)經(jīng)走向成成熟，在在一個(gè)芯芯片上完完成的系系統(tǒng)級(jí)的的集成已已成為可可能。市場(chǎng)對(duì)電電子產(chǎn)品品提出了了更高的的要求，，如必須須降低電電子系統(tǒng)統(tǒng)的成本本，減小小系統(tǒng)的的體積等等，從而而對(duì)系統(tǒng)統(tǒng)的集成成度不斷斷提出更更高的要要求。高性能的的EDA工具得得到長(zhǎng)足足的發(fā)展展，其自自動(dòng)化和和智能化化程度不不斷提高高，為嵌嵌入式系系統(tǒng)設(shè)計(jì)計(jì)提供了了功能強(qiáng)強(qiáng)大的開(kāi)開(kāi)發(fā)環(huán)境境。計(jì)算機(jī)硬硬件平臺(tái)臺(tái)性能大大幅度提提高，為為復(fù)雜的的SoC設(shè)計(jì)提提供了物物理基礎(chǔ)礎(chǔ)。EDA的的發(fā)展趨趨勢(shì)EDA技技術(shù)ASIC設(shè)計(jì)FPGA/CPLD可編程ASIC設(shè)計(jì)門(mén)陣列（MPGA）；；標(biāo)準(zhǔn)單元元（CBIC）；；全定制；；（FCIC）；；ASIC設(shè)計(jì)SOPC/SOC