電子設(shè)計(jì)自動(dòng)化

主編李中發(fā)制作李中發(fā)2005年1月電子技術(shù)第11章電子設(shè)計(jì)自動(dòng)化學(xué)習(xí)要點(diǎn)了解EDA技術(shù)的發(fā)展概況了解簡(jiǎn)單可編程邏輯器件的構(gòu)造和工作原理掌握用PROM和PLA實(shí)現(xiàn)組合邏輯函數(shù)的方法了解高密度可編程邏輯器件的構(gòu)造及應(yīng)用11.1電子設(shè)計(jì)自動(dòng)化概述11.2簡(jiǎn)單可編程邏輯器件11.3高密度可編程邏輯器件11.4PLD開發(fā)工具M(jìn)ax+plusⅡ第11章電子設(shè)計(jì)自動(dòng)化11.1電子設(shè)計(jì)自動(dòng)化概述EDA技術(shù)：是指以計(jì)算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，利用PLD器件和EDA開發(fā)工具，在計(jì)算機(jī)上完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能分析、時(shí)序測(cè)試直至印刷電路板（簡(jiǎn)稱PCB）的自動(dòng)設(shè)計(jì)。11.1.1EDA技術(shù)發(fā)展概況集成電路技術(shù)方面：1958年出現(xiàn)了第一塊數(shù)字集成電路。20世紀(jì)60年代初出現(xiàn)了小規(guī)模集成電路和中規(guī)模集成電路。1967年，數(shù)字集成電路跨入大規(guī)模集成電路時(shí)代，在一塊芯片上集成1000個(gè)以上的晶體管。1977年出現(xiàn)了在一塊芯片上集成13萬個(gè)晶體管的集成電路，從而使數(shù)字集成電路進(jìn)入了超大規(guī)模集成電路時(shí)代。1998年，數(shù)字集成電路達(dá)到了在一塊芯片上集成超過一億個(gè)晶體管或基本單元的規(guī)模。從20世紀(jì)70年代起，在集成電路版圖設(shè)計(jì)方面，出現(xiàn)了基于門陣列和標(biāo)準(zhǔn)單元的計(jì)算機(jī)輔助設(shè)計(jì)工具；在系統(tǒng)設(shè)計(jì)方面，出現(xiàn)了計(jì)算機(jī)輔助電路分析工具和邏輯綜合與優(yōu)化工具，以及簡(jiǎn)單可編程邏輯器件。20世紀(jì)80年代出現(xiàn)了PCB自動(dòng)布局布線工具，標(biāo)準(zhǔn)的硬件描述語(yǔ)言HDL及其仿真工具，以及復(fù)雜可編程邏輯器件。20世紀(jì)90年代出現(xiàn)了可編程模擬電路，以及標(biāo)準(zhǔn)HDL的綜合工具，電子設(shè)計(jì)才真正進(jìn)入了自動(dòng)化時(shí)期。進(jìn)入21世紀(jì)，又出現(xiàn)了可編程片上系統(tǒng)。11.1.2EDA技術(shù)的特征現(xiàn)代EDA技術(shù)的基本特征是采用高級(jí)語(yǔ)言描述，具有系統(tǒng)級(jí)仿真和綜合能力。與這些基本特征有關(guān)的技術(shù)有自頂向下設(shè)計(jì)方法、硬件描述語(yǔ)言（HDL）、邏輯綜合優(yōu)化、開放性和標(biāo)準(zhǔn)化以及庫(kù)的引入。

電子系統(tǒng)的仿真、綜合與實(shí)現(xiàn)電子系統(tǒng)的仿真是用計(jì)算機(jī)模仿電子系統(tǒng)的實(shí)際工作情況。因此，仿真時(shí)要在計(jì)算機(jī)上建立電子元件和模塊的功能模型，還要將系統(tǒng)（電路）的構(gòu)成描述給計(jì)算機(jī)。此外，設(shè)計(jì)工程師還要為被仿真的電路設(shè)計(jì)適當(dāng)?shù)妮斎胄盘?hào)，在計(jì)算機(jī)模擬結(jié)果出來后要對(duì)其進(jìn)行分析，從而判定電路正確與否。根據(jù)設(shè)計(jì)驗(yàn)證的不同層次和要求，仿真分為系統(tǒng)仿真、邏輯仿真、時(shí)序仿真、電路仿真等。電子系統(tǒng)的綜合是將較高層次的描述轉(zhuǎn)換為由低層次便于實(shí)現(xiàn)的模塊所裝配成的統(tǒng)一實(shí)體。綜合分高層綜合、邏輯綜合和版圖綜合。高層綜合是從系統(tǒng)級(jí)（算法級(jí)）的行為（功能）描述產(chǎn)生功能級(jí)的結(jié)構(gòu)描述。邏輯綜合是將功能級(jí)描述轉(zhuǎn)化為邏輯（門）級(jí)的描述。版圖綜合是在邏輯綜合完成后，由門級(jí)和電路級(jí)向物理版圖描述的轉(zhuǎn)換，完成最終的布局布線。電子系統(tǒng)的實(shí)現(xiàn)方式通常有通用集成電路、可編程器件和定制集成電路3種方式。11.2簡(jiǎn)單可編程邏輯器件11.2.1PLD的結(jié)構(gòu)、分類和內(nèi)部電路表示方法PLD的基本結(jié)構(gòu)PLD內(nèi)部電路的簡(jiǎn)化畫法SPLD的分類PROM及其應(yīng)用用PROM的陣列結(jié)結(jié)構(gòu)例用PROM實(shí)現(xiàn)下列一組組函數(shù)用PROM實(shí)現(xiàn)組合邏輯輯函數(shù)的方法法與ROM相同，即首先先列出要實(shí)現(xiàn)現(xiàn)的邏輯函數(shù)數(shù)的真值表，，然后再根據(jù)據(jù)真值表畫出出用PROM實(shí)現(xiàn)這這些邏邏輯函函數(shù)的的陣列列圖。。真值表表陣列圖圖PLA及其應(yīng)應(yīng)用PLA的陣列列結(jié)構(gòu)構(gòu)用PLA實(shí)現(xiàn)邏邏輯函函數(shù)的的基本本原理理是基基于函函數(shù)的的最簡(jiǎn)簡(jiǎn)與或或表達(dá)達(dá)式，，故首先需需要將將邏輯輯函數(shù)數(shù)化為為最簡(jiǎn)簡(jiǎn)與或或表達(dá)達(dá)式，，然后后根據(jù)據(jù)最簡(jiǎn)簡(jiǎn)與或或表達(dá)達(dá)式畫畫出PLA的陣列列圖。。例用PLA實(shí)現(xiàn)下下列一一組函函數(shù)化簡(jiǎn)陣列圖圖PAL及其應(yīng)應(yīng)用PAL的陣陣列列結(jié)結(jié)構(gòu)構(gòu)專用用輸輸出出結(jié)結(jié)構(gòu)構(gòu)可編編程程I/O結(jié)構(gòu)構(gòu)帶反反饋饋的的寄寄存存器器結(jié)結(jié)構(gòu)構(gòu)異或或型型輸輸出出結(jié)結(jié)構(gòu)構(gòu)例如圖所所示為為用PAL實(shí)現(xiàn)的的一組組組合合邏輯輯函數(shù)數(shù)，試試寫出出該組組邏輯輯函數(shù)數(shù)的表表達(dá)式式。解根據(jù)如如圖所所示PAL與陣列列的編編程情情況可可知，，函數(shù)數(shù)Y3是由4個(gè)與與項(xiàng)相相加組組成的的，這這4個(gè)個(gè)與項(xiàng)項(xiàng)分別別為ABC、BCD、ACD和ABD，所以函函數(shù)Y3的表達(dá)達(dá)式為為：同理，，函數(shù)數(shù)Y2是由3個(gè)與與項(xiàng)、、和相相加組組成的的，函函數(shù)Y1是由2個(gè)與與項(xiàng)和和相加加組成成的，，函數(shù)數(shù)Y0是由個(gè)個(gè)與項(xiàng)項(xiàng)AB和相加加組成成的，，所以以：GALGAL器件在在制造造工藝藝上采采用了了EECMOS工藝，，可以以反復(fù)復(fù)編程程，且且集成成度比比PAL有了較較大的的提高高，其其與陣陣列的的規(guī)模模大大大超過過了PAL，每個(gè)或或門的的輸入入端數(shù)數(shù)增加加到8～10個(gè)個(gè)，可可實(shí)現(xiàn)現(xiàn)較為為復(fù)雜雜的邏邏輯函函數(shù)。。在結(jié)結(jié)構(gòu)上上，GAL不但直直接繼繼承了了PAL器件的的由一一個(gè)可可編程程與陣陣列驅(qū)驅(qū)動(dòng)一一個(gè)固固定或或陣列列的結(jié)結(jié)構(gòu)，，而且且還具具有可可編程程的輸輸出邏邏輯宏宏單元元（簡(jiǎn)簡(jiǎn)稱OLMC））。通過對(duì)對(duì)OLMC編程，，可實(shí)實(shí)現(xiàn)多多種形形式的的輸出出，使使用起起來比比PAL更加靈靈活方方便。。GAL16V8中OLMC的結(jié)構(gòu)構(gòu)11.3高高密密度可可編程程邏輯輯器件件CPLD基本上上沿用用了GAL的陣列列結(jié)構(gòu)構(gòu)，在在一個(gè)個(gè)器件件內(nèi)集集成了了多個(gè)個(gè)類似似GAL的大模模塊，，大模模塊之之間通通過一一個(gè)可可編程程集中中布線線區(qū)連連接起起來。。在GAL中只有有一部部分引引腳是是可編編程的的（OLMC）），其他引引腳都都是固固定的的輸入入腳。。而在在CPLD中，所所有的的信號(hào)號(hào)引腳腳都可可編程程，既既可做做輸入入，又又可做做輸出出，故故稱為為I/O腳。CPLD如圖所所示給給出了了一個(gè)個(gè)典型型CPLD的內(nèi)部部結(jié)構(gòu)構(gòu)框圖圖?？偪偛季€線區(qū)（（GRP）是一個(gè)個(gè)二維維的開開關(guān)陣陣列，，負(fù)責(zé)責(zé)將輸輸入信信號(hào)送送入通通用邏邏輯模模塊，，并提提供通通用邏邏輯模模塊之之間的的連接接通路路。在在GRP兩側(cè)各有一一個(gè)巨模塊塊，每個(gè)巨巨模塊含8個(gè)通用邏邏輯模塊（（GLB）、、一個(gè)輸出布布線區(qū)（ORP）、、一組輸入總總線和16個(gè)輸入/輸出模塊塊（IOC）。。FPGAFPGA是由普通的的門陣列（（需在制造造廠加工，，又稱為掩掩膜門陣列列）發(fā)展而而來的，其其結(jié)構(gòu)與CPLD大不相同，，其內(nèi)部含含有成千上上萬個(gè)較小小的邏輯單單元，所以以在布局上上呈二維分分布。要將將如此眾多多的邏輯單單元連接起起來，需要要豐富的連連線資源，，其布線的的難度和復(fù)復(fù)雜性較高高。Xilinx公司的XC系列FPGA器件由可編編程輸入/輸出模塊塊（簡(jiǎn)稱IOB）、、可編程邏輯輯模塊（簡(jiǎn)簡(jiǎn)稱CLB）和可編程連連線資源（（簡(jiǎn)稱PI）3種可編程邏邏輯單元組組成。XC系列FPGA的內(nèi)部結(jié)構(gòu)構(gòu)框圖可編程輸入入/輸出模模塊（I/OB））XC系列FPGA的CLB結(jié)構(gòu)XC系列FPGA的PI連接方式CPLD/FPGA的編程技術(shù)在系統(tǒng)編程技技術(shù)ISP：ISP技術(shù)采用EECMOS工藝，其編程程數(shù)據(jù)存儲(chǔ)在在EEPROM中，通過電信信號(hào)擦寫，無無需專用的編編程器就可編編程，可預(yù)先先將器件安裝裝在電路板上上，預(yù)留編程程口（插座）），用微機(jī)通通過編程電纜纜就可以在線線對(duì)器件編程程，使用非常常方便。ISP技術(shù)采取了在在信號(hào)引腳上上增加三態(tài)門門和增加編程程接口與控制制電路兩項(xiàng)措措施來實(shí)現(xiàn)在在系統(tǒng)編程。。在線配置技術(shù)術(shù)ICR：ICR技術(shù)采用SRAM工藝，在線寫寫入，無需專專用的寫入器器。由于SRAM所存信息掉電電時(shí)無法保存存，因此每次次通電都必須須重新寫入編編程數(shù)據(jù)，這這類FPGA的編程稱為配配置。由于SRAM的寫入次數(shù)沒沒有限制，因因此可無窮多多次的配置。。FPGA有多種在線配配置方式可分分成被動(dòng)配置置和主動(dòng)配置置兩類。反熔絲編程技技術(shù)：反熔絲開關(guān)關(guān)是由在多晶晶硅與擴(kuò)散層層之間夾有特特殊介質(zhì)的可可編程低阻元元件構(gòu)成的開開關(guān)。未編程程時(shí)多晶硅與與擴(kuò)散層呈高高阻狀態(tài)；在在多晶硅和擴(kuò)擴(kuò)散層兩端加加上編程電壓壓時(shí)介質(zhì)擊穿穿，多晶硅與與擴(kuò)散層導(dǎo)通通。由于介質(zhì)質(zhì)一旦被擊穿穿就無法還原原，所以這是是一種一次性性編程方法。。11.4PLD開發(fā)工具M(jìn)AX+plusⅡPLD的設(shè)計(jì)過程設(shè)計(jì)輸入：將所設(shè)計(jì)的的電路以開發(fā)發(fā)軟件要求的的某種形式表表達(dá)出來，并并輸入到相應(yīng)應(yīng)的軟件中。。主要包括原原理圖輸入方方式、硬件描描述語(yǔ)言輸入入方式、高級(jí)級(jí)設(shè)計(jì)輸入方方式、波形設(shè)設(shè)計(jì)輸入方式式、層次設(shè)計(jì)計(jì)輸入方式和和底層設(shè)計(jì)輸輸入方式，最最常用的是原原理圖輸入方方式和硬件描描述語(yǔ)言輸入入方式兩種。。設(shè)計(jì)實(shí)現(xiàn)：由EDA開發(fā)工具根據(jù)據(jù)設(shè)計(jì)輸入文文件自動(dòng)生成成用于器件編編程、波形仿仿真及延時(shí)分分析等所需的的數(shù)據(jù)文件。。通常設(shè)計(jì)實(shí)實(shí)現(xiàn)是由EDA開發(fā)工具自動(dòng)動(dòng)完成的，設(shè)設(shè)計(jì)者只能通通過設(shè)置一些些控制參數(shù)來來控制設(shè)計(jì)實(shí)實(shí)現(xiàn)過程。設(shè)設(shè)計(jì)實(shí)現(xiàn)時(shí)主主要完成優(yōu)化化和合并、映映射、布局和和布線以及生生成編程文件件4個(gè)任務(wù)。。設(shè)計(jì)校驗(yàn)：包括功能仿仿真和時(shí)序仿仿真兩部分，，這一步通過過功能仿真器器和時(shí)序分析析器來完成，，利用編譯器器產(chǎn)生的數(shù)據(jù)據(jù)文件自動(dòng)完完成邏輯功能能仿真和時(shí)序序特性仿真。。在仿真文件件中加載不同同的激勵(lì)，可可以觀察中間間結(jié)果以及輸輸出波形。必必要時(shí)，可以以返回設(shè)計(jì)輸輸入階段，修修改設(shè)計(jì)輸入入，最終達(dá)到到設(shè)計(jì)要求。。下載編程：將設(shè)計(jì)階段段生成的編程程文件（熔絲絲圖文件或位位流文件）裝裝入到可編程程器件中。由由于器件編程程需要滿足一一定的條件，，如編程電壓壓、編程時(shí)序序、編程算法法等，因此，，對(duì)于不能進(jìn)進(jìn)行在系統(tǒng)編編程（ISP）的CPLD器件和不能在在線配置（ICR）的FPGA器件，需要編編程專用設(shè)備備（編程器））完成器件編編程。11.4.2設(shè)計(jì)計(jì)輸入指定項(xiàng)目名稱稱：在管理器窗窗口的File→Project菜單中選擇Name…項(xiàng)打開ProjectName對(duì)話框，從ProjectName對(duì)話框中選擇擇適當(dāng)?shù)尿?qū)動(dòng)動(dòng)器和目錄，，鍵入項(xiàng)目名名后點(diǎn)擊OK。1．建立原理理圖設(shè)計(jì)文件件（1）打開原原理圖編輯器器。在管理器器窗口的File菜單中選擇New…打開New列表框。從New列表框中選擇擇GraphicEditorFile和.gdf項(xiàng)，然后點(diǎn)擊擊OK。此時(shí)便會(huì)出現(xiàn)現(xiàn)一個(gè)原理圖圖編輯窗口。。（2）輸入元元件和模塊。。在原理圖編編輯窗口空白白處雙擊鼠標(biāo)標(biāo)左鍵或在Symbol菜單中選擇EnterSymbol，打開EnterSymbol對(duì)話框。從EnterSymbol對(duì)話框中選擇擇適當(dāng)?shù)膸?kù)及及所需的器件件（模塊），，然后點(diǎn)擊OK。這樣所選元件件（模塊）就就會(huì)出現(xiàn)在編編輯窗口。重重復(fù)這一步，，選擇需要的的所有模塊。。相同的模塊塊可以采用復(fù)復(fù)制的方法產(chǎn)產(chǎn)生。用鼠標(biāo)標(biāo)左鍵選中器器件并按住左左鍵拖動(dòng)，可可以將模塊放放到適當(dāng)?shù)奈晃恢?。?）放置輸輸入、輸出引引腳。輸入、、輸出引腳的的處理方法與與元件一樣。。在原理圖編編輯窗口空白白處雙擊鼠標(biāo)標(biāo)左鍵或在Symbol菜單中選擇EnterSymbol便打開了EnterSymbol對(duì)話框。在SymbolName框中鍵入input、、output或bidir，，分別代表輸入入、輸出和雙雙向I/O。點(diǎn)擊OK。這樣輸入或輸輸出引腳便會(huì)會(huì)出現(xiàn)在編輯輯窗口中。重重復(fù)這一步產(chǎn)產(chǎn)生所有的輸輸入和輸出引引腳，也可以以通過復(fù)制的的方法得到所所有引腳。電電源和地與輸輸入、輸出引引腳類似，也也作為特殊元元件，采用上上述方法在SymbolName中鍵入VCC（電源）或GND（地），即可使使它們出現(xiàn)在在編輯窗口中中。（4）連線。。將電路圖中中的兩個(gè)端口口相連的方法法：將鼠標(biāo)指指向一個(gè)端口口，鼠標(biāo)箭頭頭會(huì)自動(dòng)變成成十字“+””。一直按住住鼠標(biāo)左鍵拖拖至另一端口口。放開左鍵鍵，則會(huì)在兩兩個(gè)端口間產(chǎn)產(chǎn)生一根連線線。連線時(shí)若若需要轉(zhuǎn)彎，，則在轉(zhuǎn)折處處松一下左鍵鍵，再按住繼繼續(xù)移動(dòng)。連連線的粗細(xì)通通過點(diǎn)鼠標(biāo)右右鍵彈出菜單單中的LineStyle來選擇，粗粗線代表總總線。（5）輸入入/輸出引引腳和內(nèi)部部連線命名名。輸入/輸出引腳腳命名：在在引腳的PIN-NAME位置雙擊鼠鼠標(biāo)左鍵，，然后鍵入入信號(hào)名。。內(nèi)部連線線的命名方方法是：選選中連線，，然后鍵入入信號(hào)名。?？偩€的信信號(hào)名一般般用X[n-1..0]表示，其中中的單個(gè)信信號(hào)名為Xn-1、、Xn-2、…、X0。（6）保存存文件。在在File菜單中選擇擇SaveAs…或Save，如是第一一次保存，，需輸入文文件名。（7）建立立默認(rèn)的符符號(hào)文件。。在層次化化設(shè)計(jì)中，，如果當(dāng)前前編輯的文文件不是頂頂層文件，，則往往需需要為其產(chǎn)產(chǎn)生一個(gè)符符號(hào)，將其其打包成一一個(gè)模塊，，以便在上上層電路設(shè)設(shè)計(jì)時(shí)加以以引用。建建立符號(hào)文文件的方法法是，在File菜單中選擇擇CreateDefaultSymbol項(xiàng)即可。2．建立HDL設(shè)計(jì)文件（1）打開開文本編輯輯器。在管管理器窗口口的File菜單中選擇擇New…打開New列表框。選選擇TextEditorFile，，此時(shí)便會(huì)出出現(xiàn)一個(gè)文文本編輯窗窗口。點(diǎn)擊擊OK。（2）選擇擇HDL種類。在File菜單中選擇擇SaveAs…或Save，，或在工具欄欄點(diǎn)擊按鈕鈕，打開SaveAs對(duì)話框，鍵鍵入文件名名并選擇文文件擴(kuò)展名名，MAX+plusⅡⅡ支持3種HDL：VHDL、、VerilogHDL和AlteraHDL，對(duì)應(yīng)的擴(kuò)展展名依次為為vhd、v和tdf。這一步也可可以等到HDL源碼輸入完完以后再做做，但先確確定HDL種類可以在在鍵入HDL源碼時(shí)自動(dòng)動(dòng)檢查并顯顯示其中的的語(yǔ)法錯(cuò)誤誤。（3）輸入入HDL源碼。（4）保存存文件。在在File菜單中選擇擇Save，保存輸入入的HDL源碼。（5）建立立默認(rèn)的符符號(hào)文件。。與由原理理圖生成符符號(hào)文件的的方法一樣樣。設(shè)設(shè)計(jì)實(shí)現(xiàn)現(xiàn)1．編譯與與網(wǎng)絡(luò)表提提取運(yùn)行編譯器器的方法：：在MAX+plusⅡⅡ菜單中選Compiler選項(xiàng)。啟動(dòng)動(dòng)編譯器后后首先進(jìn)行行編譯與電電路網(wǎng)絡(luò)表表提取工作作。做完這這一工作后后編譯器便便停下來等等待用戶的的指示。如如果編譯中中未發(fā)現(xiàn)錯(cuò)錯(cuò)誤，則可可以點(diǎn)擊窗窗口中的Start，接著做設(shè)計(jì)計(jì)實(shí)現(xiàn)的工工作。2．參數(shù)設(shè)設(shè)置編譯器有很很多參數(shù)設(shè)設(shè)置，但并并不是每一一項(xiàng)都需要要用戶去設(shè)設(shè)置，有些些設(shè)置編譯譯器可自動(dòng)動(dòng)選擇（如如器件選擇擇、引腳分分配等），，而其他的的設(shè)置往往往有默認(rèn)值值。3．運(yùn)行設(shè)設(shè)計(jì)實(shí)現(xiàn)做好必要的的設(shè)置后，，在編譯器器窗口中按按Start就可以連續(xù)續(xù)執(zhí)行后續(xù)續(xù)的設(shè)計(jì)步步驟，產(chǎn)生生的數(shù)據(jù)文文件的擴(kuò)展展名會(huì)出現(xiàn)現(xiàn)在各個(gè)執(zhí)執(zhí)行框的下下方。設(shè)設(shè)計(jì)校驗(yàn)驗(yàn)1．建立波波形文件（1）打開開波形圖編編輯器。在在管理器窗窗口的File菜單中選擇擇New…打開New列表框。選選擇WaveformEditorFile和.scf項(xiàng)，按OK。此時(shí)便會(huì)出出現(xiàn)一個(gè)波波形圖編輯輯窗口。（2）設(shè)定定時(shí)間參數(shù)數(shù)。從File菜單中選擇擇EndTime……項(xiàng)，鍵入仿仿真結(jié)束時(shí)時(shí)間，按OK。在Options菜單中選擇擇GridTime…項(xiàng)，鍵入顯顯示網(wǎng)格間間距的時(shí)間間，按OK。（3）確定定需觀察的的信號(hào)。在在Node菜單中選選擇EnterNodesFromSNF…（（SNF指仿真網(wǎng)網(wǎng)絡(luò)表文文件）項(xiàng)項(xiàng)，打開開EnterNodesFromSNF對(duì)話框。。在Type框中選擇擇信號(hào)類類別，最最常用的的是Input和Output（（輸入、輸輸出）。。點(diǎn)List按鈕，將將所選類類別的所所有信號(hào)號(hào)均列于于AvailableNodes&Groups框中。從從AvailableNodes&Groups框中選擇擇信號(hào)，，然后按按“=>”箭頭頭，使所所選信號(hào)號(hào)名進(jìn)入入SelectedNodes&Groups框。按OK，所選信號(hào)號(hào)將出現(xiàn)現(xiàn)在波形形圖編輯輯窗口中中。然后后根據(jù)需需要編輯輯輸入波波形。最最后在File菜單中選選擇SaveAs…或Save。如是第第一次保保存，需需輸入文文件名。。2．運(yùn)行行仿真程程序在MAX+plusII菜單中選選Simulator選項(xiàng)，打打開仿真真對(duì)話框框。按Start開始仿真真。仿真真結(jié)束后后按OpenS