數(shù)字電路組合邏輯電路

1第3章組合邏輯電路3.1組合邏輯電路的分析與設計3.2加法器3.3比較器3.4編碼器3.5譯碼器3.6數(shù)據(jù)選擇器3.7數(shù)據(jù)分配器3.8組合邏輯電路中的競爭冒險2概述一、組合邏輯電路的特點=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）1.邏輯功能特點

電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與原來的狀態(tài)無關。2.電路結構特點(1)輸出、輸入之間沒有反饋延遲電路(2)不包含記憶性元件(觸發(fā)器)，僅由門電路構成I0I1In-1Y0Y1Ym-1組合邏輯電路23二、組合電路邏輯功能的表示方法真值表，卡諾圖，邏輯表達式，時間圖(波形圖)三、組合電路分類①

按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲器②

按開關元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI343.1組合電路的分析方法和設計方法3.1.1組合電路的基本分析方法一、分析方法邏輯圖邏輯表達式化簡真值表說明功能分析目的：①

確定輸入變量不同取值時功能是否滿足要求；③

得到輸出函數(shù)的標準與或表達式，以便用MSI、

LSI實現(xiàn)；④

得到其功能的邏輯描述，以便用于包括該電路的系統(tǒng)分析。②

變換電路的結構形式(如：與或與非-與非)；45二、分析舉例[例]分析圖中所示電路的邏輯功能表達式真值表ABCY000001010011ABCY10010111011111000000功能判斷輸入信號極性是否相同的電路—符合電路ABC&&≥1[解]56[例3.1.1]分析圖中所示電路的邏輯功能[解](1)逐級寫輸出函數(shù)的邏輯表達式67(2)列真值表(3)功能說明：在三個輸入變量中，只要有兩個或兩個以上的輸入變量為1時，輸出函數(shù)為1，否則為0，該電路概括為三變量多數(shù)表決器。7ABCY000001010011ABCF1001011101110100101183.1.2組合電路的基本設計方法一、設計方法邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖邏輯抽象：①根據(jù)因果關系確定輸入、輸出變量②狀態(tài)賦值—用0

和1

表示信號的不同狀態(tài)③根據(jù)功能要求列出真值表

根據(jù)所用元器件(分立元件或集成芯片)的情況將函數(shù)式進行化簡或變換?；喕蜃儞Q：89①設定變量：二、設計舉例

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解]輸入A、B、C

，輸出Y②狀態(tài)賦值：A、B、C=0表示輸入信號為低電平Y=0表示

輸入信號中多數(shù)為低電平(1)邏輯抽象A、B、C=1表示

輸入信號為高電平Y=1表示

輸入信號中多數(shù)為高電平910

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解]③列真值表(2)寫輸出表達式并化簡最簡與或式最簡與非-與非式ABCY00000101001110010111011100010111二、設計舉例

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。1011二、設計舉例

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解](3)畫邏輯圖—用與門和或門實現(xiàn)ABYC&&≥1&—用與非門實現(xiàn)&1112[例]設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。[解](1)邏輯抽象輸入變量：1--亮0--滅輸出變量：R（紅）Y（黃）G（綠）Z（有無故障）1--有0--無列真值表RYGZ00000101001110010111011110010111(2)卡諾圖化簡RYG0100011110111111213[例]設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。[解](3)畫邏輯圖&1&&&11≥1RGYZ13143.2加法器3.2.1半加器和全加器1.半加器（HalfAdder）兩個

1位二進制數(shù)相加不考慮低位進位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)Ci(進位)1415邏輯圖曾用符號國標符號半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式15162.全加器（FullAdder）兩個

1位二進制數(shù)相加，考慮低位進位。Ai+Bi

+Ci-1(低位進位)

=Si

(和)

Ci

(向高位進位)1011---A1110---B+---低位進位100101111真值表標準與或式（一位）ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進位←01617ΣCOCISiAiBiCi-1Ci國標符號18卡諾圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci最簡與或式圈

“1

”1819邏輯圖

用與門、或門和非門實現(xiàn)&&&&&&&≥1111AiSiCiBiCi-1≥119203.2.2多位加法器實現(xiàn)多位二進制數(shù)相加的電路1.4位串行進位加法器特點：電路簡單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI20212.超前進位加法器

作加法運算時，總進位信號由輸入二進制數(shù)直接產生。21

令進位產生函數(shù)進位傳輸函數(shù)22特點缺點：電路比較復雜優(yōu)點：速度快23邏輯結構示意圖集成芯片CMOS：CC4008TTL：7428374LS283超前進位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI232424253.2.2加法器的擴展與應用

[例3.2.1]用74LS283實現(xiàn)兩個八位二進制數(shù)的加法運算。1、加法器的擴展262、加法器的應用[例3.2.2]將8421BCD碼轉換為余3碼。273.3比較器（DigitalComparator）3.3.11位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門和非門實現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi27284位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0283.3.2多位數(shù)值比較器29&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=G3G2G1G04位數(shù)值比較器M=M3+G3M2+G3G2M1+G3G2G1M0L=M+G1位數(shù)值比較器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&2930比較輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<1004位集成數(shù)值比較器的真值表級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即接低位芯片的FA<B

、FA=B

、FA>B

。303.3.3集成數(shù)值比較器及應用31擴展：級聯(lián)輸入

集成數(shù)值比較器

74LS85(TTL)

兩片4位數(shù)值比較器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85比較輸出1→8位數(shù)值比較器低位比較結果高位比較結果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A03132CMOS芯片設置A>B只是為了電路對稱，不起判斷作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B

集成數(shù)值比較器CC15485(CMOS)擴展：

兩片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比較結果高位比較結果132333.4編碼器編碼：用文字、符號或者數(shù)字表示特定對象的過程（用二進制代碼表示不同事物）二進制編碼器二—十進制編碼器分類：普通編碼器優(yōu)先編碼器2n→n10→4或Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖3334一、二進制編碼器用n

位二進制代碼對N=2n

個信號進行編碼的電路3位二進制編碼器(8線-3線)編碼表函數(shù)式Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7輸入輸出

I0I7是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二進制編碼器I0I1I6I7Y2Y1Y0I2I4I5I33435函數(shù)式邏輯圖—用或門實現(xiàn)—用與非門實現(xiàn)Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y23536優(yōu)先編碼：允許幾個信號同時輸入，但只對優(yōu)先級別最高的進行編碼。優(yōu)先順序：I7I0編碼表輸入輸出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函數(shù)式2.3位二進制優(yōu)先編碼器3637輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I03738集成三位二進制優(yōu)先編碼器74LS14874LS148的真值表如下表不可能出現(xiàn)00工作，且有輸入01工作，但無輸入10不工作11狀態(tài)40用4位二進制代碼對0~9

十個信號進行編碼的電路。1.8421BCD編碼器2.8421BCD優(yōu)先編碼器3.集成10線-4線優(yōu)先編碼器（7414774LS147）二、二-十進制編碼器二-十進制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y340其功能表為

423.5譯碼器（Decoder）編碼的逆過程，將二進制代碼翻譯為原來的含義3.5.1二進制譯碼器(BinaryDecoder)

輸入n位二進制代碼如：2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器A0Y0A1An-1Y1Ym-1二進制譯碼器……輸出m個信號m=2n42431.3位二進制譯碼器(3線–8線)真值表函數(shù)式A0Y0A1A2Y1Y73位二進制譯碼器…00000001

0000001000000100000010000001000000100000010000001000000000000101001110010111011143443線-8線譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A00011111011101010111111011111011111001111101110111111110110110111111110111111144452.集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY745463.二進制譯碼器的級聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有輸出無輸出1禁止工作無輸出有輸出078154647三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………14748功能特點：輸出端提供全部最小項電路特點：與門(原變量輸出)與非門(反變量輸出)4.二進制譯碼器的主要特點4874HC154493.5.2、二-十進制譯碼器(Binary-CodedDecimalDecoder)將BCD

碼翻譯成對應的十個輸出信號集成4線–10線譯碼器：744274LS424950半導體顯示(LED)液晶顯示(LCD)共陽極每字段是一只發(fā)光二極管3.5.3、顯示譯碼器數(shù)碼顯示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅動0111000111110000000000100100001005051共陰極abcdefgR+5VYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg—高電平驅動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd5152驅動共陰極數(shù)碼管的電路—輸出高電平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥11115253驅動共陽極數(shù)碼管的電路A3A2A1A0YaYbYcYdYeYfYg—輸出低電平有效&&1&&&&&&&&&&&&&&&&&111&15354集成顯示譯碼器7448是就是按照上面的邏輯式設計，并添加一些附加控制端和輸出端，集成的BCD－七段顯示譯碼器，可以驅動共陰極數(shù)碼管。其中：其邏輯符號如圖所示A3~A0:四位BCD碼的輸入端Ya～Yg：驅動數(shù)碼管七段字符的7個輸出端55

圖為7448驅動共陰極半導體數(shù)碼管BS201A的工作電路。

RBORBIRBIRBORBORBI圖

有滅零控制的8位數(shù)碼顯示系統(tǒng)583.5.4、譯碼器的應用58（1）實現(xiàn)存儲系統(tǒng)的地址譯碼。（2）實現(xiàn)邏輯函數(shù)。（3）帶使能端的譯碼器可用作數(shù)據(jù)分配器基本原理：二進制譯碼器又叫變量譯碼器或最小項譯碼器,它的輸出端提供了其輸入變量的全部最小項。74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7…任何一個函數(shù)都可以寫成最小項之和的形式59基本步驟(1)選擇集成二進制譯碼器(2)寫函數(shù)的標準與非-與非式(3)確認變量和輸入關系[例]用集成譯碼器實現(xiàn)函數(shù)(1)三個輸入變量，選3線–8線譯碼器

74LS138(2)函數(shù)的標準與非-與非式(4)畫連線圖[解]5960(4)畫連線圖(3)確認變量和輸入關系令[解]則74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在輸出端需增加一個與非門[例]

用集成譯碼器實現(xiàn)函數(shù)選3線–8線譯碼器74LS1386061[例]試用集成譯碼器設計一個全加器。(1)選擇譯碼器：[解]ΣCOCISiAiBiCi-1Ci全加器的符號如圖所示選3線–8線譯碼器74LS138(2)寫出函數(shù)的標準與非-與非式6162[例]試用集成譯碼器設計一個全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函數(shù)的標準與非-與非式選3線–8線譯碼器74LS13874LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA1(3)確認表達式AiBiCi-1(4)畫連線圖&Ci&Si62例:由3線－8線譯碼器74HC138所組成的電路如圖所示，試分析該電路的邏輯功能。解：各輸出端的邏輯式為輸出輸入的真值表為由真值表可以看出X＝X2X1X0作為輸入3為二進制數(shù)，Z＝Z2Z1Z0作為輸出的3位二進制數(shù)，當X<2，時Z＝1;當X>5時，Z＝0;當2≤X≤5時，Z＝X＋2.65能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.邏輯抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.邏輯表達式653.6數(shù)據(jù)選擇器66一、4選1數(shù)據(jù)選擇器2.邏輯表達式3.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D36667╳

╳

╳二、集成數(shù)據(jù)選擇器1.8選1數(shù)據(jù)選擇器7415174LS1517425174LS251引腳排列圖功能示意圖VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—數(shù)據(jù)輸入端67682.集成數(shù)據(jù)選擇器的擴展兩片8選1（74151）16選1數(shù)據(jù)選擇器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

68690四片8選1（74151）32選1數(shù)據(jù)選擇器1/274LS139SA4A3A2A1A0&Y方法：74LS139雙2線-4線譯碼器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

6970（1）（2）（3）（4）輸出信號00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工四片8選1（74151）32選1數(shù)據(jù)選擇器真值表（使用

74LS139雙2線-4線譯碼器）“四選一”只有2位地址輸入，從四個輸入中選中一個；“八選一”的八個數(shù)據(jù)需要3位地址代碼指定其中任何一個，故利用做為第3位地址輸入端，其實現(xiàn)電路如圖所示用雙4選1數(shù)據(jù)選擇器74HC153組成8選1數(shù)據(jù)選擇器。輸出端的邏輯式為723.6.2、利用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)數(shù)據(jù)選擇器具有以下主要特點：（2）提供了地址變量的全部最小項（1）具有標準與或表達式的形式，即（3）一般情況下，可以當作一個變量處理

對于4選1數(shù)據(jù)選擇器，在S1＝1時，輸出于輸入的邏輯式為

若將A1、A0作為兩個輸入變量，D10～D13為第三個變量的輸入或其他形式，則可由4選1數(shù)據(jù)選擇器實現(xiàn)3變量以下的組合邏輯函數(shù)。同理，具有n位地址輸入的數(shù)據(jù)選擇器，可以產生任何形式輸入變量數(shù)不大于n＋1的組合邏輯函數(shù)。1、比較法例:分別用4選1和8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)解：（1）用4選1數(shù)據(jù)選擇器實現(xiàn)

若將B、C作為地址輸入線，A或其他形式作為各數(shù)據(jù)的輸入端，將所給的邏輯函數(shù)表示成最小項之和地形式，即雙4選1數(shù)據(jù)選擇器74HC153的一個4選1數(shù)據(jù)選擇器的輸出端邏輯函數(shù)為則和所給函數(shù)相比較得：令A1=B，A0＝C，D10＝1，D11＝D12＝D13＝A其電路連線如圖所示(2)由8選1數(shù)據(jù)選擇器實現(xiàn)寫成最小項之和形式，即先將所給邏輯函數(shù)8選1數(shù)據(jù)選擇器74HC151的輸出端邏輯式為比較上面兩式，令:A2＝A，A1