chSOC設(shè)計(jì)實(shí)踐概述解讀實(shí)用

會(huì)計(jì)學(xué)1chSOC設(shè)計(jì)實(shí)踐概述解讀實(shí)用課程簡(jiǎn)介目標(biāo)：通過實(shí)踐和理論結(jié)合，掌握數(shù)字集成電路開發(fā)的基本方法、流程以及集成電路開發(fā)過程中相關(guān)工具的使用，能采用高層次設(shè)計(jì)方法設(shè)計(jì)較復(fù)雜的數(shù)字電路。SPEC.-GDSIIRTL-GDSII該課程的基礎(chǔ)課程是《數(shù)字邏輯》、《硬件描述語言》。該課程總計(jì)48個(gè)學(xué)時(shí)。第1頁/共50頁課程內(nèi)容安排理論部分：設(shè)計(jì)流程可綜合的Verilog語言設(shè)計(jì)與驗(yàn)證編碼規(guī)范邏輯綜合基礎(chǔ)靜態(tài)時(shí)序分析基礎(chǔ)布局布線等第2頁/共50頁課程內(nèi)容安排實(shí)驗(yàn)部分：

SynopsysVCSLab（驗(yàn)證部分）

SynopsysDCLab（綜合部分）

SynopsysICCLab（版圖部分）考核：大作業(yè)（文檔、代碼、驗(yàn)證、綜合、布局布線等）第3頁/共50頁Verilog設(shè)計(jì)電路與寫C程序的區(qū)別Verilog的建模層次有哪些？Verilog建模組合邏輯和時(shí)序邏輯的異同？什么是寄存器？什么是Latch？寄存器的setup/hold時(shí)間是什么？什么是同步電路，什么是異步電路？邏輯綜合的概念第4頁/共50頁第一節(jié)SOC設(shè)計(jì)初步數(shù)字集成電路概述設(shè)計(jì)流程介紹硬件電路設(shè)計(jì)基本原則EDA工具介紹第5頁/共50頁1數(shù)字集成電路概述歷史和現(xiàn)狀設(shè)計(jì)方法設(shè)計(jì)語言設(shè)計(jì)模式面臨的挑戰(zhàn)第6頁/共50頁1.1發(fā)展歷史集成度的發(fā)展摩爾定律In1965,GordonMoorenotedthatthenumberoftransistorsonachipdoubledevery18to24months.Hemadeapredictionthatsemiconductortechnologywilldoubleitseffectivenessevery18months第7頁/共50頁Semiconductor:TheRevolutionFirsttransistorBellLabs,1948第8頁/共50頁Intel4004Micro-Processor19711000transistors1MHzoperation第9頁/共50頁IntelPentiumIVprocessor200142Mtransistors1.5GHzoperation第10頁/共50頁IBMcell20054GHz,90nmprocess234milliontransistors.

第11頁/共50頁Moore’slawinMicroprocessors40048008808080858086286386486Pentium?procP60.0010.010.1110100100019701980199020002010YearTransistors(MT)2Xgrowthin1.96years!TransistorsonLeadMicroprocessorsdoubleevery2years第12頁/共50頁DieSizeGrowth40048008808080858086286386486Pentium?procP611010019701980199020002010YearDiesize(mm)~7%growthperyear~2Xgrowthin10yearsDiesizegrowsby14%tosatisfyMoore’sLaw第13頁/共50頁FrequencyP6Pentium?proc486386286808680858080800840040.111010010001000019701980199020002010YearFrequency(Mhz)LeadMicroprocessorsfrequencydoublesevery2yearsDoublesevery

2years第14頁/共50頁P(yáng)owerDissipationP6Pentium?proc486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)LeadMicroprocessorspowercontinuestoincrease第15頁/共50頁P(yáng)owerwillbeamajorproblem5KW18KW1.5KW500W40048008808080858086286386486Pentium?proc0.111010010001000010000019711974197819851992200020042008YearPower(Watts)Powerdeliveryanddissipationwillbeprohibitive第16頁/共50頁18InternationalTechnologyRoadmapforSemiconductors

第17頁/共50頁1.2設(shè)計(jì)方法自底向上基本的流程優(yōu)缺點(diǎn)集成度低，不易修復(fù)BUG效率低，周期長(zhǎng)自頂向下基本的流程易于大規(guī)?；?，是主流的設(shè)計(jì)流程結(jié)合第18頁/共50頁BottomUp的設(shè)計(jì)方法1.由基本門構(gòu)成各個(gè)組合與時(shí)序邏輯2.由邏輯單元組成各個(gè)獨(dú)立的功能模塊3.由各個(gè)功能模塊連成一個(gè)完整系統(tǒng)4.完成整個(gè)系統(tǒng)測(cè)試與性能分析REGISTERPCRAMALU&1第19頁/共50頁步驟:采用自下而上的設(shè)計(jì)方法-從狀態(tài)圖的簡(jiǎn)化，寫出最簡(jiǎn)邏輯表達(dá)式;采用通用邏輯元器件-通常采用74系列和CMOS4000系列的產(chǎn)品進(jìn)行設(shè)計(jì)；在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行調(diào)試和仿真；只有在部分或全部硬件電路連接完畢，才可以進(jìn)行電路調(diào)試，一旦考慮不周到，系統(tǒng)設(shè)計(jì)存在較大缺陷，則要重新設(shè)計(jì)，使設(shè)計(jì)周期延長(zhǎng)。設(shè)計(jì)結(jié)果是一張電路圖；當(dāng)設(shè)計(jì)調(diào)試完畢后，形成電路原理圖，該圖包括元器件型號(hào)和信號(hào)之間的互連關(guān)系等等

BottomUp的設(shè)計(jì)方法第20頁/共50頁缺點(diǎn)：1.一般來講，對(duì)系統(tǒng)的整體功能把握不足；2.實(shí)現(xiàn)整個(gè)系統(tǒng)的功能所需的時(shí)間長(zhǎng)，因?yàn)楸仨毾葘⒏鱾€(gè)小模塊完成，使用這種方法對(duì)設(shè)計(jì)人員之間相互進(jìn)行協(xié)作有比較高的要求。BottomUp的設(shè)計(jì)方法第21頁/共50頁4.工藝庫映射3.各個(gè)功能模塊系統(tǒng)級(jí)聯(lián)合驗(yàn)證2.各個(gè)功能模塊劃分，設(shè)計(jì)和驗(yàn)證1.系統(tǒng)層：頂層模塊，行為級(jí)描述，功能模擬和性能評(píng)估REGISTERPCRAMALU&1CPUTopdown的設(shè)計(jì)方法第22頁/共50頁特點(diǎn)：從系統(tǒng)層開始設(shè)計(jì)和優(yōu)化，保證了設(shè)計(jì)結(jié)果的正確性適合復(fù)雜的、大規(guī)模電路的設(shè)計(jì)縮短設(shè)計(jì)周期依賴于先進(jìn)的EDA設(shè)計(jì)工具和環(huán)境，費(fèi)用昂貴需要精確的工藝庫支持Topdown的設(shè)計(jì)方法第23頁/共50頁1.3設(shè)計(jì)語言Verilog1983GDA支持不同級(jí)的建模，可以到門級(jí)層次化建模保留了C特點(diǎn)，簡(jiǎn)單靈活美國(guó)、臺(tái)灣、亞洲等Vhdl1987年美國(guó)國(guó)防部語法比較復(fù)雜，抽象，適合系統(tǒng)級(jí)建模歐洲驗(yàn)證語言SystemCSystemVerilogSpecMan第24頁/共50頁1.4幾種設(shè)計(jì)模式全定制設(shè)計(jì)（fullcustomdesign）標(biāo)準(zhǔn)單元設(shè)計(jì)(standardcelldesign)FPGAMixtureoftheaboves第25頁/共50頁Full-CustomDesignNorigidrestrictionsonlayout.Morecompactdesign.Longerdesigntime.Hierarchical:chipclustersunitsfunctionalunits.第26頁/共50頁StandardCellDesignRectangularcellsofthesameheight.Celllibrary(has500-1200cells).Cellsplacedinrowsandspacebetweenrowsarecalledchannelsforrouting.第27頁/共50頁FieldProgrammableGateArrayChipsareprefabricatedwithlogicblocksandinterconnects.Logicandinterconnectscanbeprogrammed(erasedandre-programmed)byusers.Nofabricationisneeded.Interconnectsarepredefinedwiresegmentsoffixedlengthswithswitchesinbetween.Forexample,FPGA,CPLD第28頁/共50頁1.5挑戰(zhàn)工藝的挑戰(zhàn)驗(yàn)證的挑戰(zhàn)投資風(fēng)險(xiǎn)的挑戰(zhàn)IC工程師的挑戰(zhàn)管理上的挑戰(zhàn)第29頁/共50頁ChallengesinDigitalDesign

“MicroscopicProblems”?Ultra-highspeeddesignInterconnect?Noise,Crosstalk（串?dāng)_）?Reliability,Manufacturability?PowerDissipation?Clockdistribution.EverythingLooksaLittleDifferent

“MacroscopicIssues”?Time-to-Market?MillionsofGates?High-LevelAbstractions?Reuse&IP:Portability?Predictability?etc.…andThere’saLotofThem!?第30頁/共50頁2設(shè)計(jì)流程簡(jiǎn)介Adesignflowisasequenceofstepsyouusetoturnanideaintoreality.Thebasicdesignflowdoesnotchange.第31頁/共50頁1/17/2023huangxp_nwpu@33/38前端設(shè)計(jì)

數(shù)字IC設(shè)計(jì)流程第32頁/共50頁4主流EDA工具介紹

主流EDA工具公司Cadence公司：spectre;SOCEncounter;Mentor公司:modelsim,Calibre;Synopsys公司：hspice；vcs,DC,StarRC,PT,ICC,Formality;

主流FPGA工具公司Altera公司Xilinx公司Actel公司第33頁/共50頁功能分類按照功能包括：設(shè)計(jì)輸入工具仿真工具綜合工具布局布線工具靜態(tài)時(shí)序分析工具物理驗(yàn)證功工具第34頁/共50頁小節(jié)理解高層次設(shè)計(jì)方法理解不同的設(shè)計(jì)模式硬件電路設(shè)計(jì)原則熟悉基本的EDA工具第35頁/共50頁內(nèi)容設(shè)計(jì)流程分析設(shè)計(jì)流程實(shí)踐基于工具的設(shè)計(jì)流程層次化設(shè)計(jì)和模塊劃分第36頁/共50頁ArchitectureDesignRTLCodingRTLSimulationSynthesis&statictiminganalysisBSD&DFTinsertionGatesimulation&formalverificationBackendplace&routePostsimulation&formalverificationPost-layoutstatictiminganalysistapout（流片）PackagingTestApplicationverificationMarket數(shù)字IC設(shè)計(jì)流程第37頁/共50頁流程之間的關(guān)系交互和反復(fù)，驗(yàn)證貫穿體系結(jié)構(gòu)要考慮硬件的實(shí)現(xiàn)代價(jià)RTL代碼要考慮可綜合性，考慮關(guān)鍵路徑，考慮能否布通（金屬線與下面的元件的連通）反復(fù)迭代適度并行預(yù)先評(píng)估驗(yàn)證占70%其他從前到后，修改Bug的成本越來越大從前到后，工具占的比重越來越大從前到后，經(jīng)驗(yàn)的比重越來越大從前到后，返工的成本越來越大第38頁/共50頁2設(shè)計(jì)流程實(shí)踐系統(tǒng)結(jié)構(gòu)設(shè)計(jì)RTL編碼RTL功能仿真RTL綜合可測(cè)試性設(shè)計(jì)后端布局布線靜態(tài)時(shí)序分析其他考慮第39頁/共50頁（1）系統(tǒng)體系結(jié)構(gòu)設(shè)計(jì)1應(yīng)用環(huán)境和功能劃分定義系統(tǒng)功能，形成SPEC2模塊劃分考慮模塊的實(shí)現(xiàn)難度和模塊間的通信成本，按照功能劃分3接口定義

4全局時(shí)鐘復(fù)位定義5關(guān)鍵算法分析和仿真關(guān)鍵數(shù)據(jù)結(jié)構(gòu)6工藝