第5講有限狀態(tài)機(jī)

有限狀態(tài)機(jī)

FiniteStateMachine例：計(jì)數(shù)器設(shè)計(jì)設(shè)計(jì)一電路，包含基4計(jì)數(shù)器，和譯碼輸出模塊。計(jì)數(shù)器的輸出(Present_value)從0到3循環(huán)；當(dāng)計(jì)數(shù)值為2時(shí)，譯碼輸出(DataOut)為“1”，否則輸出“0”。Regs＋1ClkPresent_valueQ(n)Next_valueQ(n+1)

譯碼DataOutZ(n)00/001/010/111/0Regs＋1ClkPresent_valueQ(n)Next_valueQ(n+1)

譯碼DataOutZ(n)00/001/010/111/0擴(kuò)展一個(gè)輸入端din，當(dāng)din=1時(shí)計(jì)數(shù)器遞增計(jì)數(shù)；當(dāng)din=0時(shí)計(jì)數(shù)器遞減計(jì)數(shù)。dinDin=1Din=1Din=1Din=1Din=0Din=0Din=0Din=0Regs＋/-1ClkPresent_valueQ(n)Next_valueQ(n+1)

譯碼DataOutZ(n)再將計(jì)數(shù)器修改成一個(gè)狀態(tài)轉(zhuǎn)換器，狀態(tài)為S0,S1,S2,S3。每個(gè)狀態(tài)的取值根據(jù)具體情況而定。比如S0=00,S1=11,S3=01,S4=10。din00/001/010/111/0Din=1Din=1Din=1Din=1Din=0Din=0Din=0Din=0Regs＋/-1ClkPresent_valueQ(n)Next_valueQ(n+1)

譯碼DataOutZ(n)再將計(jì)數(shù)器修改成一個(gè)狀態(tài)轉(zhuǎn)換器，狀態(tài)為S0,S1,S2,S3。每個(gè)狀態(tài)的取值根據(jù)具體情況而定。比如S0=00,S1=11,S3=01,S4=10。dinS0/0S1/0S2/1S3/0Din=1Din=1Din=1Din=1Din=0Din=0Din=0Din=0Regs＋/-1ClkPresent_valueQ(n)Next_valueQ(n+1)

譯碼DataOutZ(n)現(xiàn)在我們得到了一個(gè)比較通用的時(shí)序電路，這種電路統(tǒng)稱為狀態(tài)機(jī)(StateMachine)。dinS0/0S1/0S2/1S3/0Din=1Din=1Din=1Din=1Din=0Din=0Din=0Din=0Regs＋/-1ClkPresent_valueQ(n)Next_valueQ(n+1)

譯碼DataOutZ(n)有限狀態(tài)機(jī)概述數(shù)字系統(tǒng)控制部分的每一個(gè)控制態(tài)可以看作一種狀態(tài)，與每一個(gè)控制態(tài)相關(guān)的轉(zhuǎn)換條件指定了當(dāng)前狀態(tài)的下一個(gè)狀態(tài)和輸出。根據(jù)有限狀態(tài)機(jī)的輸出與當(dāng)前狀態(tài)與當(dāng)前輸入的關(guān)系，可以分成Moore型和Mealy型兩種類型的有限狀態(tài)機(jī)。

Moore狀態(tài)機(jī)和Mealy狀態(tài)機(jī)Moore狀態(tài)機(jī)的輸出只與當(dāng)前狀態(tài)有關(guān)次態(tài)邏輯狀態(tài)寄存器輸出邏輯輸入次態(tài)現(xiàn)態(tài)輸出時(shí)鐘復(fù)位Moore狀態(tài)機(jī)和Mealy狀態(tài)機(jī)Mealy狀態(tài)機(jī)的輸出與當(dāng)前狀態(tài)機(jī)及當(dāng)前輸入信號(hào)有關(guān)次態(tài)邏輯狀態(tài)寄存器輸出邏輯輸入次態(tài)現(xiàn)態(tài)輸出時(shí)鐘復(fù)位狀態(tài)機(jī)的表示方法狀態(tài)轉(zhuǎn)換表算法流程圖狀態(tài)轉(zhuǎn)換圖這是最流行的表示方法狀態(tài)轉(zhuǎn)換圖狀態(tài)1狀態(tài)4狀態(tài)2狀態(tài)3入/出入/出入/出入/出/出Mealy條件控制定序直接控制定序用VHDL描述狀態(tài)機(jī)的組成一個(gè)用來描述有限狀態(tài)機(jī)功能的VHDL語言程序中應(yīng)該包含以下幾個(gè)內(nèi)容：(1)至少包括一個(gè)狀態(tài)信號(hào)，它們用來指定有限狀態(tài)機(jī)的狀態(tài)；(2)狀態(tài)轉(zhuǎn)移指定和輸出指定，它們對(duì)應(yīng)于控制單元中與每個(gè)控制步有關(guān)的轉(zhuǎn)移條件；(3)時(shí)鐘信號(hào)，它一般是用來進(jìn)行同步的；(4)同步或異步復(fù)位信號(hào)。狀態(tài)機(jī)的VHDL描述方式(1)單進(jìn)程描述方式：?jiǎn)芜M(jìn)程描述方式就是指在VHDL語言程序的結(jié)構(gòu)體中，使用一個(gè)進(jìn)程語句來描述有限狀態(tài)機(jī)中的次態(tài)邏輯、狀態(tài)寄存器和輸出邏輯。(2)雙進(jìn)程描述方式：一個(gè)進(jìn)程語句用來描述有限狀態(tài)機(jī)中次態(tài)邏輯、狀態(tài)寄存器和輸出邏輯中的任何兩個(gè)；另外一個(gè)進(jìn)程則用來描述有限狀態(tài)機(jī)剩余的功能。(3)三進(jìn)程描述方式：一個(gè)進(jìn)程用來描述有限狀態(tài)機(jī)中的次態(tài)邏輯；一個(gè)進(jìn)程用來描述有限狀態(tài)機(jī)中的狀態(tài)寄存器；另外一個(gè)進(jìn)程用來描述有限狀態(tài)機(jī)中的輸出邏輯。狀態(tài)機(jī)的VHDL描述方式描述方式進(jìn)程描述功能三進(jìn)程描述方式進(jìn)程1：描述次態(tài)邏輯進(jìn)程2：描述狀態(tài)寄存器進(jìn)程3：描述輸出邏輯雙進(jìn)程描述方式形式1進(jìn)程1：描述次態(tài)邏輯、狀態(tài)寄存器進(jìn)程2：描述輸出邏輯形式2進(jìn)程1：描述狀態(tài)寄存器、輸出邏輯進(jìn)程2：描述次態(tài)邏輯形式3進(jìn)程1：描述次態(tài)邏輯、輸出邏輯進(jìn)程2：描述狀態(tài)寄存器單進(jìn)程描述方式進(jìn)程1：描述次態(tài)邏輯、狀態(tài)寄存器和輸出邏輯存儲(chǔ)控制器idledecisionreadwritereadyread_writereadyreadyreadyreadyreadyread_write設(shè)計(jì)一個(gè)存儲(chǔ)控制器，它的具體要求為:(1)存儲(chǔ)控制器能夠根據(jù)微處理器的讀周期或者寫周期，分別對(duì)存儲(chǔ)器輸出寫使能信號(hào)we和讀使能信號(hào)oe；(2)存儲(chǔ)控制器的輸入信號(hào)有3個(gè):微處理器的準(zhǔn)備就緒信號(hào)ready、微處理器的讀寫信號(hào)read_write和時(shí)鐘信號(hào)clk。

存儲(chǔ)控制器列出當(dāng)前狀態(tài)和輸出值的關(guān)系狀態(tài)輸出OEWEidle00decision00write01read10建立狀態(tài)轉(zhuǎn)換表，列出次態(tài)和轉(zhuǎn)換條件當(dāng)前狀態(tài)次態(tài)轉(zhuǎn)換條件idledecisionready=’1’decisionwritew_r=’0’readw_r=’1’writeidleready=’1’writeready=’0’readidleready=’1’readready=’0’利用VHDL語言進(jìn)行狀態(tài)機(jī)描述所有狀態(tài)均可以表達(dá)為CASE-WHEN結(jié)構(gòu)中的一條語句。狀態(tài)的轉(zhuǎn)移通過if-then-else語句實(shí)現(xiàn)。CASEpresent_stateISWHENidle=>

輸出量；

IFELSEENDIF;有些狀態(tài)的轉(zhuǎn)換中，在條件滿足時(shí)，轉(zhuǎn)換到下一個(gè)狀態(tài)，否則保持原來的狀態(tài)不變。這種情況對(duì)應(yīng)著IF-THEN-ELSE的兩個(gè)分支。在這種情況下，ELSE分支并不是必需的。但是缺少ELSE分支，會(huì)導(dǎo)致額外的存儲(chǔ)器。狀態(tài)轉(zhuǎn)換狀態(tài)描述的步驟：對(duì)每一個(gè)狀態(tài)建立一項(xiàng)CASE語句的分支

WHEN狀態(tài)名=>確定輸出變量通過IF-THEN-ELSE語句指定相應(yīng)的次態(tài)。例casepresent_stateis--CASE分支

whenidle=> oe<='0';we<='0';--確定輸出變量

if(ready='1')then--確定次態(tài)

next_state<=decision; else next_state<=idle; endif;例：三進(jìn)程描述方式1ARCHITECTUREfsmOFmemory_enableISTYPEstate_typeIS(idle,decision,read,write);SIGNALpresent_state,next_state:state_type;BEGINnextstate_logic:PROCESS(present_state,ready,read_write)BEGINCASEpresent_stateISWHENidle=>IF(ready=‘1’)THENnext_state<=decision;ELSEnext_state<=idle;ENDIF;…ENDCASE;ENDPROCESSnextstate_logic;

例：三進(jìn)程描述方式2state_register:PROCESS(clk)BEGINIF(RISING_EDGE(clk))THENpresent_state<=next_state;ENDIF;ENDPROCESSstate_registe

例：三進(jìn)程描述方式3output_logic:PROCESS(present_state)BEGINCASEWHENidle=>we<=‘0’;oe<=‘0’;WHENdecision=>we<=‘0’;oe<=‘0’;WHENread=>we<=‘0’;oe<=‘1’;WHENwrite=>we<=‘1’;oe<=‘0’;ENDCASE;ENDPROCESSoutput_logic;

任務(wù)1：空調(diào)控制器S1S2S3thigh=0tlow=0thigh=0tlow=1thigh=1tlow=0thigh=0tlow=1thigh=0tlow=0thigh=1tlow=0hot=0cool=0hot=0cool=1hot=1cool=0空調(diào)控制器狀態(tài)轉(zhuǎn)換圖任務(wù)1：空調(diào)控制器S1：表示溫度適中，不高也不低，對(duì)應(yīng)著輸入信號(hào)thigh和tlow均為低電平(無效)，空調(diào)器既不制冷也不制熱，因此輸出控制信號(hào)hot和cool都是低電平。S2：表示溫度太低，對(duì)應(yīng)著輸入信號(hào)tlow為高電平，thigh為低電平，此時(shí)空調(diào)器應(yīng)該工作在制熱狀態(tài)，相應(yīng)的輸出控制信號(hào)hot為高電平，cool無效。S3：表示溫度太高，對(duì)應(yīng)著輸入信號(hào)thigh為高電平，tlow為低電平，此時(shí)空調(diào)器應(yīng)該工作在制冷狀態(tài)，相應(yīng)的輸出控制信號(hào)cool為高電平，hot無效。任務(wù)1：空調(diào)控制器狀態(tài)轉(zhuǎn)換表當(dāng)前狀態(tài)轉(zhuǎn)換條件下一狀態(tài)執(zhí)行操作輸出值S1thigh=0&tlow=1thigh=1&tlow=0S2S3制熱制冷hot=1/cool=0hot=0/cool=1S2thigh=0&tlow=0thigh=1&tlow=0S1S3既不制冷也不制熱制冷hot=0/cool=0hot=0/cool=1S3thigh=0&tlow=0thigh=0&tlow=1S1S2既不制冷也不制熱制熱hot=0/cool=0hot=1/cool=0選做：狀態(tài)機(jī)的應(yīng)用設(shè)計(jì)例子：設(shè)計(jì)一個(gè)二進(jìn)制序列檢測(cè)器，當(dāng)檢測(cè)到10110序列時(shí)，就輸出1(一個(gè)時(shí)鐘周期的脈沖)。其他情況下輸出0。規(guī)定檢測(cè)到一次之后，檢測(cè)器復(fù)位到最初始的狀態(tài)，重新從頭檢測(cè)。如下所示：輸入：01101101101100輸出：00000001000001狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)（Moore）10110S0/0S1/0S2/0S3/0S4/0S5/1Reset11001101001010110s1s2s3s4s5s0問題1：如何保證狀態(tài)機(jī)在初始時(shí)狀態(tài)為s0？問題2：在狀態(tài)機(jī)跑飛，即脫離有效狀態(tài)(s0—s5)時(shí)，如何使?fàn)顟B(tài)機(jī)能恢復(fù)工作Sx/0波形波形如下圖所示問題：如果需要將輸出脈沖往前推一個(gè)時(shí)鐘周期，該如何修改設(shè)計(jì)？1011010110s1s2s3s4s5s0輸入時(shí)鐘輸出當(dāng)前狀態(tài)

發(fā)現(xiàn)當(dāng)前狀態(tài)為s4，并且輸入為0時(shí)，輸出為1。狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)(Mealy)S0S1S2S3S4S5Reset100110100101sX/0/0/0/0/0/0/0/0/0/1/0/01011010110s1s2s3s4s5s0/00/1s0狀態(tài)機(jī)的代碼實(shí)現(xiàn)狀態(tài)定義ArchitecturertlofSynis…-- 其他信號(hào)定義。TypeSynFsmStateis(s0,s1,s2,s3,s4,s5);SignalSynCst,SynNst:SynFsmState;Begin…--結(jié)構(gòu)體。Endrtl;狀態(tài)機(jī)的代碼實(shí)現(xiàn)狀態(tài)寄存器進(jìn)程描述狀態(tài)寄存器輸出譯碼下一狀態(tài)譯碼當(dāng)前狀態(tài)輸出下一狀態(tài)輸入時(shí)鐘clk狀態(tài)寄存器進(jìn)程描述Process(clk,Reset)Beginif(Reset=‘1’)thenSynCst<=S0;--初始狀態(tài)。

elsif(clk’eventandclk=‘1’)thenSynCst<=SynNst;--狀態(tài)轉(zhuǎn)換。

endif;Endprocess;狀態(tài)機(jī)的代碼實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換進(jìn)程描述狀態(tài)寄存器輸出譯碼下一狀態(tài)譯碼當(dāng)前狀態(tài)輸出下一狀態(tài)輸入時(shí)鐘clk狀態(tài)轉(zhuǎn)換進(jìn)程描述Process(SynCst,din)BegincaseSynCstiswhens0=>whens1=>

…

whens5=>

…Endcase;Endprocess;if(din=‘1’)thenSynNst<=s1;elseSynNst<=s0;endif;

whenothers=>SynNst<=s0;狀態(tài)機(jī)的代碼實(shí)現(xiàn)輸出進(jìn)程描述狀態(tài)寄存器輸出譯碼下一狀態(tài)譯碼當(dāng)前狀態(tài)輸出下一狀態(tài)輸入時(shí)鐘clk輸出進(jìn)程描述Process(SynCst)BegincaseSynCstiswhens0=>

whens1=>

…