VHDL 四位乘法器程序_第1頁(yè)
VHDL 四位乘法器程序_第2頁(yè)
VHDL 四位乘法器程序_第3頁(yè)
全文預(yù)覽已結(jié)束

下載本文檔

版權(quán)說(shuō)明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

VHDL課堂作業(yè)題目要求使用軟件完成時(shí)間用題目要求使用軟件完成時(shí)間QuartusII9.1(32-Bit)2010.11.1源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYmul4ISPORT(a,b:INSTD_LOGIC_VECTOR(3DOWNTO0);y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDmul4;ARCHITECTUREbehaveOFmul4ISsignalc0,c1,c2,c3:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(a,b,c0,c1,c2,c3)BEGINIFb(0)='0'THENc0<="0000";ELSEc0<=a;endif;IFb(1)='0'THENc1<="0000";ELSEc1<=a;endif;IFb(2)='0'THENc2<="0000";ELSEc2<=a;endif;IFb(3)='0'THENc3<="0000";ELSEc3<=a;endif;y<=("0000"&c0)+("000"&c1&'0')+("00"&c2&"00")+('0'&c3&"000");ENDPROCESS;ENDbehave;仿真電路圖:生成電路基本信息11 11 七口呂QnirtuEII anKavielanNameTop-LevelEntityffaneFaniLyDevice7inin￡rielLiningrequiren^iLlE；TotalLo匚j.u亡IsexlIhfptalumbixiiAiQualfuncti^sBe11匚a土已dla^icregisters7olilrigLsters7oiJ-pinsToioLvirtualpinsTotaln^morybitsInbciisd^'ILtipli4T9-bLtzL^TiCTitsTotalFLLuSuacc==fnl-l?DnNov0121:43:55ZD109.1BuildZZELD/E1/Z0D9SJTull^arsiemmuLQrm￡L4Cyclorie口EFZTSTl^CSFinal￥es33J1608(<1N-)so/4,eoe(<1?)0/4,606〔0%)016/SB(

溫馨提示

  • 1. 本站所有資源如無(wú)特殊說(shuō)明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫(kù)網(wǎng)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

最新文檔

評(píng)論

0/150

提交評(píng)論