半導(dǎo)體器件物理-MOSFET4

西安電子科技大學(xué)XIDIDIANUNIVERSITY第四章MOS場(chǎng)效應(yīng)晶體管MOSFET頻率特性和CMOS開(kāi)關(guān)2023/2/11場(chǎng)效應(yīng)器件物理4.2MOSFET本節(jié)內(nèi)容MOSFET等效電路頻率限制因素NMOS開(kāi)關(guān)CMOS電路2023/2/12023/2/134.2MOSFET等效電路概述等效電路是器件模型的一種形式，用于器件的仿真仿真：利用電路仿真軟件圍繞器件建立電路的IV關(guān)系，對(duì)電路進(jìn)行仿真驗(yàn)證，仿真是一數(shù)學(xué)求解的過(guò)程仿真時(shí)，無(wú)真正的器件，元器件要用模型和模型參數(shù)來(lái)替代模型：反映器件特性，可采用數(shù)學(xué)表達(dá)式、等效電路等形式常用模型：等效電路模型模型參數(shù)：描述等效電路中各元件值所用的參數(shù)。2023/2/144.2MOSFETMOSFET等效電路：等效元器件源極串聯(lián)電阻柵源交疊電容漏極串聯(lián)電阻柵漏交疊電容漏-襯底pn結(jié)電容柵源電容柵漏電容跨導(dǎo)寄生參數(shù)本征參數(shù)G-S：Cgs，Cgsp，rs；G-D：Cgd，Cgdp，rd；Cgs,Cgd:體現(xiàn)了柵和源、漏附近的溝道電荷間的相互作用線性區(qū)：Cgs≈Cgd≈(CoxWL)/2飽和區(qū)：Cgd≈0,Cgs≈2(CoxWL)/3Cgsp,Cgdp:交疊電容D-S：gm

，Id＝gm×V`gsCds：漏-襯底pn結(jié)電容

（DB結(jié)勢(shì)壘電容＋BS結(jié)勢(shì)壘電容）2023/2/154.2MOSFET完整的小信號(hào)等效電路共源n溝MOSFET小信號(hào)等效電路（VBS=0）總的柵源電容Cgs+Cgsp總的柵漏電容Cgd+Cgdprds：溝道電阻，溝道電導(dǎo)的倒數(shù)4.2MOSFET模型參數(shù)模型參數(shù)：描述等效電路中各元件值所用的參數(shù)。與IDS相關(guān)的模型參數(shù)：W，L，KP(ucox)，LAMBDA與VT相關(guān)的模型參數(shù)：VT0，GAMMA，PHI與柵相關(guān)的三個(gè)電容參數(shù)：CGD，CGS，CGB2023/2/164.2MOSFET模型和模型參數(shù)特點(diǎn)隨著溝長(zhǎng)的縮短，短溝窄溝效應(yīng)凸現(xiàn)，IV公式和閾值電壓公式都需修正，模型的發(fā)展級(jí)別特別多，模型也越來(lái)越復(fù)雜。最簡(jiǎn)單的模型：LEVEL1適合長(zhǎng)溝道器件，均勻摻雜的預(yù)分析，用作手工計(jì)算相對(duì)復(fù)雜的模型：LEVEL3

–經(jīng)驗(yàn)?zāi)Ｐ?，公式?jiǎn)單,模擬效率高。包括一些短溝道效應(yīng)，適合于0.8um以下器件目前計(jì)算機(jī)常用仿真模型BSIM3（BerklyShort-channelIGETModelLEVEL，47、49）

–基于物理模型，而不是經(jīng)驗(yàn)公式。

–在保持物理模型的基礎(chǔ)上改進(jìn)精度和計(jì)算效率，適用于不同的尺寸范圍。

–盡可能減少器件模型參數(shù)（BSIM260個(gè)，BSIM333個(gè)）2023/2/172023/2/184.2MOSFETMOSFET頻率限制MOSFET可作為放大器件，工作頻率能不能無(wú)限大？MOSFET存在很多電容，包括本征電容和寄生電容輸入工作頻率不同，器件電容的容抗不同頻率太高，器件輸出可能無(wú)法響應(yīng)輸入的變化，器件的特性變差，甚至無(wú)法實(shí)現(xiàn)放大。2023/2/194.2MOSFETMOSFET頻率限制因素限制因素2：柵電容充放電需要的時(shí)間截止頻率fT：器件電流增益為1時(shí)的頻率限制因素1：溝道載流子的溝道渡越時(shí)間溝道渡越時(shí)間通常不是主要頻率限制因素2023/2/1104.2MOSFET電流-頻率關(guān)系負(fù)載電阻輸入電流輸出電流密勒效應(yīng)：將跨越輸入-輸出端的電容等效到輸入端，C值會(huì)擴(kuò)大（1＋K）倍，K為常數(shù)共源連接的NMOS：輸入端GS，輸入電流Ii，即柵壓對(duì)MOS電容的充放電電流；輸出端DS，輸出電流Id2023/2/1114.2MOSFET含有密勒電容等效電路輸入電流公式：米勒電容對(duì)MOSFET輸入阻抗的影響：使輸入阻抗減小2023/2/1124.2MOSFET截止頻率推導(dǎo)2023/2/1134.2MOSFET提高頻率特性途徑提高遷移率（100方向，工藝優(yōu)質(zhì)）縮短L減小寄生電容2023/2/1144.2MOSFET開(kāi)關(guān)原理共源連接的MOS開(kāi)關(guān)相當(dāng)于一個(gè)反相器VIN=VDD，NMOS導(dǎo)通，穩(wěn)態(tài)時(shí)MOSFET處于深線性Ron<RL,VOUT=0;VIN=0，NMOS截止，MOSFET處于截止區(qū)，Roff>>RL,VOUT=VDD;反相器電路NMOS工藝：耗盡型NMOS作為負(fù)載，直流功耗大CMOS工藝：增強(qiáng)型PMOS作為負(fù)載，即CMOS反相器（均為增強(qiáng)性器件）4.2MOSFETCMOS導(dǎo)向器CMOS（Complentary互補(bǔ)CMOS）n溝MOSFET與p溝MOSFET互補(bǔ)實(shí)現(xiàn)低功耗、全電平擺幅數(shù)字邏輯電路的首選工藝阱：局部襯底P阱4.2MOSFETCMOS導(dǎo)向器NMOS高導(dǎo)通(VIN=VDD)，PMOS低導(dǎo)通(VIN=0)VIN=VDD，VGSN=VDD>VTN，NMOS導(dǎo)通VIN=0，VGSP=-VDD<VTP，PMOS導(dǎo)通4.2MOSFETCMOSt1時(shí)刻，Vout初=0。Vi＝1到0,PMOS導(dǎo)通，VSD始=VDD，有ID對(duì)CL充電，隨著充電的進(jìn)行，VOut上升，VSD下降，脫離飽和區(qū)后，ID減小，直到VSD＝0，ID＝0，VOut＝VOH=VDD，充電完成。隨后，Vin維持低，靜態(tài),ID＝0。t2時(shí)刻，Vi＝0到1,nMOS導(dǎo)通，VDS始=VDD，有ID，CL通過(guò)NMOS放電，隨著放電的進(jìn)行，Vout下降，VDS下降，脫離飽和區(qū)后，ID減小，直到VSD＝0，ID＝0，VOut＝VOL=0，放電完成。隨后，Vin維持高，靜態(tài),ID＝0。CMOS如何實(shí)現(xiàn)低功耗，全電平擺幅？CLT：輸出端對(duì)地總電容(下一級(jí)負(fù)載C、引線C、NMOS和PMOS的漏襯PN結(jié)C)4.2MOSFETCMOS反相器2023/2/118全電平擺幅：VOH-VOL=VDD-0=VDD靜態(tài)功耗：充放電完成后電路的功耗，近似為零，靜態(tài)時(shí)一管導(dǎo)通，另一管截止，不存在直流通路動(dòng)態(tài)功耗：輸入高低電平轉(zhuǎn)換過(guò)程中的功耗。對(duì)CLT充放電的功耗+N、P兩管同時(shí)導(dǎo)通時(shí)的功耗減小寄生電容，減小高低電平轉(zhuǎn)換的時(shí)間開(kāi)關(guān)時(shí)間：輸出相對(duì)于輸入的時(shí)間延遲，包括導(dǎo)通時(shí)間ton和關(guān)斷時(shí)間toff載流子溝道輸運(yùn)時(shí)間，（本征延遲）輸出端對(duì)地電容的充放電時(shí)間。（負(fù)載延遲）提高開(kāi)關(guān)速度途徑（降低開(kāi)關(guān)時(shí)間）：減小溝長(zhǎng)L（L<5um,開(kāi)關(guān)速度由負(fù)載延遲決定）減小對(duì)地總電容：引線電容、NOMSPMOS的DB間PN結(jié)電容等寄生電容增加跨導(dǎo)，提高充放電電流。（跨導(dǎo)和I都正比于增益因子）2023/2/1194.2MOSFET開(kāi)關(guān)時(shí)間2023/2/1204.2MOSFET