實驗二基于HDL十進制計數(shù)器設計

基于HDL十進制計數(shù)、顯示系統(tǒng)設計實驗目的掌握基于語言的ISE設計全流程；熟悉、應用VerilogHDL描述數(shù)字電路；掌握基于Verilog的組合和時序邏輯電路的設計方法。掌握chipscope片內(nèi)邏輯分析儀的使用與調(diào)試方法。設計準備設計輸入設計處理器件編程功能仿真器件測試時序仿真設計準備設計任務：具有數(shù)顯輸出的十進制計數(shù)器的設計設計準備設計任務表述：輸入信號：clk_50m---系統(tǒng)采樣時鐘clk-------待計數(shù)的時鐘clr---------異步清零信號，當clr=1，輸出復位為0，當clr=0，正常計數(shù)ena---------使能控制信號，當ena=1，電路正常累加計數(shù)，否則電路不工作輸出信號：q[6：0]---------驅動數(shù)碼管，顯示計數(shù)值的個位COM-----------共陽級數(shù)碼管公共端（接VCC）設計準備需主要設計完成兩個子模塊，一個是十進制計數(shù)器（cnt10.v），一個是驅動七段數(shù)碼管的模塊（led.v)。由于實驗板上的按鍵需要消抖，增加一個消抖模塊debounce_module，待計數(shù)的時鐘clk輸入至計數(shù)器前，先通過消抖模塊。本設計共包括3個模塊。設計準備十進制計數(shù)器：對輸入時鐘進行計數(shù)輸入:CLK-------待計數(shù)的時鐘CLR---------異步清零信號，當CLR=1，輸出復位為0，當CLR=0，正常計數(shù)ENA---------使能控制信號，當ENA=1，電路正常累加計數(shù)，否則電路不工作輸出：SUM[3:0]----------計數(shù)值的個位。即，在CLK上升沿檢測到SUM=9時，SUM將被置0，開始新一輪的計數(shù)。COUT------------計數(shù)值的十位進位，即：只有在時鐘CLK上升沿檢測到SUM=9時，COUT將被置1，其余情況下COUT=0;設計準備LED顯示驅動模塊（led.v）輸入：sum[3:0]-------待顯示的數(shù)值out[6:0]----------驅動數(shù)碼管的七位數(shù)值（注意下表中out的對應位）數(shù)碼輸入sum輸出out對應碼(h)3210Aout[0]Bout[1]Cout[2]Dout[3]Eout[4]Fout[5]Gout[6]00000000000181100011001111CF2001000100109230011000011086401001001100CC501010100100A4601100100000A07011100011118F8100000000008091001000010084A1010000100088b10111100000E0C11000110001B1d11011000010C2E11100110000B0F11110111000B8設計準備電源按鍵消抖：通常的按鍵所用開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)象而作的措施就是按鍵消抖。根據(jù)實驗板的資料，對按鍵輸入信號需進行消抖處理。設計準備消抖模塊電平檢查模塊：檢測輸入的按鍵是否被按下或者釋放，并分別將H2L_Sig,L2H_Sig拉高，并隨后拉低，給出按鍵的操作信息。延時模塊，對輸入的信號變化時刻進行計時并觀察信號的變換情況，對輸出端口進行恰當?shù)刭x值實驗資料中給出消抖模塊設計源代碼。消抖模塊不要求仿真下面分別設計1、十進制計數(shù)器cnt10.v.2、LED驅動模塊led.v3、按鍵消抖模塊4、頂層模塊設計設計準備設計輸入設計處理器件編程功能仿真器件測試時序仿真十進制計數(shù)器cnt10.v的設計設計輸入建立工程：file->NewProject要求：同學們在E盤或者DATA盤的根目錄下，以自己的學號為文件名建立工程選擇Top-level的類型是HDL設計輸入注意器件、EDA工具的正確選擇設計輸入建立工程后，開始模塊的設計。cnt10.v模塊設計1、建立新VerilogHDL模塊編輯窗口設計輸入選擇VerilogModule，并輸入合法文件名設計輸入在文本編輯窗口輸入代碼設計處理在sources窗口選中待綜合模塊cnt10，在process窗口雙擊Synthesize-XST綜合完后可以雙擊Synthesize-XST下的ViewRTLSchematic，得到綜合后的電路圖。1、綜合：功能仿真1）建立仿真激勵文件功能仿真考慮完備性測試和減短仿真耗時，將時鐘周期改為100ns，測試文件時間長度2000ns功能仿真根據(jù)所設計的十進制計數(shù)器的各種工作狀態(tài)，完成激勵信號的編輯功能仿真進行仿真：1、選擇sourcesfor:BehavioralSimulation2、選中激勵源文件3、雙擊simulateBahavioralModel功能仿真分析得到的仿真波形，如有問題，對設計進行修正由于本次設計的時鐘周期長，對時序沒有要求，故可以省略各子模塊的時序仿真。LED驅動模塊led.v的設計分析下表，（注意輸出out[6:0]與下表數(shù)據(jù)的對應關系）理解led.v模塊的功能數(shù)碼輸入sum輸出out對應碼(h)3210Aout[0]Bout[1]Cout[2]Dout[3]Eout[4]Fout[5]Gout[6]00000000000181100011001111CF2001000100109230011000011086401001001100CC501010100100A4601100100000A07011100011118F8100000000008091001000010084A1010000100088b10111100000E0C11000110001B1d11011000010C2E11100110000B0F11110111000B8LED驅動模塊led.v的設計按照與cnt10.v相同的設計步驟完成led.v模塊的設計輸入、綜合、功能仿真cnt10.v和led.v組合為一個系統(tǒng)

用VerilogHDL將cnt10.v和led.v組合為一個模塊，完成綜合、功能仿真，分析波形，修正設計。消抖模塊設計了解消抖模塊的功能，拷貝相關代碼擬采用實驗板上的50MHZ時鐘為延遲計數(shù)時鐘消抖模塊端口說明：

debounce_module(CLK,RSTn,Pin_In,Pin_Out);CLK----50MHZ板上時鐘，提供給延時模塊計時使用。RSTn----異步復位信號，RSTn=1，復位Pin_In---待消抖信號，在本次設計是輸入給十進制的時鐘信號。Pin_Out----消抖后輸出信號，輸?shù)绞M制計數(shù)模塊的時鐘信號。頂層模塊設計硬件測試平臺設計：

系統(tǒng)輸入：十進制計數(shù)器cnt10模塊中的復位信號（clr)通過撥動開關SW3輸入，使能信號（ena）通過撥動開關SW2輸入，待計數(shù)時鐘clk通過按鍵V16輸入，為保證設計效果，將clk通過消抖模塊處理后，生成的clk_out送到后續(xù)模塊。

系統(tǒng)輸出：向十位的進位可以鎖于發(fā)光二極管（比如：LD4）數(shù)碼管驅動的七位信號可輸出到D5，B6，E7，F(xiàn)7，B4，A4，C5等引腳。為簡化設計，消抖模塊的復位信號、使能信號與cnt10模塊共用頂層模塊設計用VerilogHDL代碼描述模塊的連接，構成如下圖所示的系統(tǒng)：頂層模塊處理HDL代碼完成后，綜合。頂層模塊不需要仿真。頂層模塊處理引腳鎖定：信號名引腳號信號名引腳號信號名引腳號clrN17AC5EB6enaH18BB4FE7clkV16CA4GA6clk_50mC9DF7COMD5頂層模塊處理由于clk沒鎖于ISE默認的時鐘輸入引腳上，需要添加“CLOCK_DEDICATED_ROUTE=FALSE;”為了更好的消抖效果，需要在V16輸入端口加入下拉電阻，即需加“PULLDOWN”。所以在約束文件（.ucf）中clk的鎖定應為為：1）、NET“clk”LOC=“V16”|PULLDOWN|CLOCK_DEDICATED_ROUTE=FALSE;”：或者2）NET“clk”LOC=“V16”|PULLDOWN；NET"clk"CLOCK_DEDICATED_ROUTE=FALSE;用戶約束文件（*.ucf）參考：NET"clk"LOC=V16| IOSTANDARD=LVCMOS33|PULLDOWN; NET"clk_50m"LOC=C9|IOSTANDARD=LVCMOS33; NET"clr"LOC=N17| IOSTANDARD=LVCMOS33; NET"ena"LOC=H18| IOSTANDARD=LVCMOS33; NET"q[0]"LOC=C5| IOSTANDARD=LVCMOS33;#DATA0 aNET"q[1]"LOC=B4| IOSTANDARD=LVCMOS33;#DATA1 bNET"q[2]"LOC=A4| IOSTANDARD=LVCMOS33;#DATA2 cNET"q[3]"LOC=F7| IOSTANDARD=LVCMOS33; #DATA3 dNET"q[4]"LOC=B6| IOSTANDARD=LVCMOS33;#DATA4 eNET"q[5]"LOC=E7| IOSTANDARD=LVCMOS33;#DATA5 fNET"q[6]"LOC=A6| IOSTANDARD=LVCMOS33; #DATA6 gNET"COM"LOC=D5| IOSTANDARD=LVCMOS33;#DATA7DIG 頂層模塊處理雙擊ImplementDesign，進行布局布線下載雙擊GenerateProgrammingFile生成下載文件雙擊ConfigureTargetDevice點擊OK下載點擊Finish下載下載對隨后的兩個器件，一個是Prom,一個是CPLD，選擇Bypass。下載彈出對話框，點擊OK下載下載后，改變撥動開關和按鍵，觀察結果Chipscope在線調(diào)試Chipscope是Xilinx推出的一款在線調(diào)試軟件，如圖，通過JTAG仿真器將FPGA芯片中實際運行的各種參數(shù)通過配置，傳回ISE套件中的chipscope軟件類似于示波器，chipscope提供觸發(fā)深度，觸發(fā)方式等一系列設置，同時提供數(shù)據(jù)采樣觀察窗口Chipscope調(diào)試開始–新建.cdc文件在HDL工程中添加chipscopefile，選擇ChipScopeDefinitionandConnectionFile，filename取名segChipscope-配置.cdc文件在原有的HDL工程下出現(xiàn)新建seg.cdc文件，可以在chipscope植入

ILA和ICONIP核，雙擊seg.cdc文件，進入配置界面。Chipscope-設置觸發(fā)端口、類型等進入配置界面，每個觸發(fā)端口ILA核可支持多路比特數(shù)據(jù)，最多可有16個端口，觸發(fā)匹配類型共有6種。這里配置根據(jù)需要調(diào)試的數(shù)據(jù)個數(shù)、類型決定。Chipscope-設置采樣深度設置采樣深度，即為一次采樣數(shù)據(jù)所顯示的深度、個數(shù)。深度范圍512-16384，采樣深度越深，耗費資源越多。然后點擊NetConnections標簽，設置設置觸發(fā)時鐘與觸發(fā)信號界面。Chipscope-設置采樣信號選擇ModifyConnections選項，進入采樣時鐘和觸發(fā)信號設置，采樣時鐘用于捕捉觸發(fā)信號Chipscope-設置采樣時鐘設置觸發(fā)時鐘，一般選擇系統(tǒng)頻率最高的主時鐘注：Netselections中每個channel必須有添加有信號，否則綜合要報錯同樣設置觸發(fā)信號，將TPO與TP1端口中的每個channel都添加，此處TP0監(jiān)測clk、clr、ena、coutTP1監(jiān)測的數(shù)碼管七段信號q[7:0]、以及COMChipscope-設置觸發(fā)數(shù)據(jù)注：一般選擇緩沖后的信號，例如q_0_OBUFChipscope-JTAG掃描設置好以后保存退出，綜合與實現(xiàn)，雙擊圖中AnalyzeD