計(jì)算機(jī)組成原理課程設(shè)計(jì)

實(shí)用文案計(jì)算機(jī)組成原理課程設(shè)計(jì)題 目 一位全加器（QuartusllII ）學(xué) 生指導(dǎo)教師年 級(jí) 2007級(jí)專 業(yè) 計(jì)算機(jī)科學(xué)與技術(shù)系 別 計(jì)算機(jī)系學(xué) 院 計(jì)算機(jī)信息與工程學(xué)院哈爾濱師范大學(xué)標(biāo)準(zhǔn)實(shí)用文案2010年6月目錄一、課程設(shè)計(jì)要求1.1課程設(shè)計(jì)問題描述............................................................................31.2課程設(shè)計(jì)任務(wù)要求...........................................................................3二、概要設(shè)計(jì)2.1加法器的基本概念....................................................................................32.2EDA概述.......................................................................................................52.3QuartusllII軟件概述...............................................................................62.4一位全加器設(shè)計(jì)流程..................................................................................62.4.1一位全加器的基本概述....................................................................62.4.2一位全加器的原理圖........................................................................6三、詳細(xì)設(shè)計(jì)3.1.為本項(xiàng)工程設(shè)計(jì)建立文件夾...................................................................................83.2輸入設(shè)計(jì)項(xiàng)目和存盤............................................................................................11標(biāo)準(zhǔn)實(shí)用文案3.3將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件 123.4設(shè)計(jì)全加器頂層文件 143.5創(chuàng)建工程 143.6編譯前設(shè)置 .............3.7全程編譯 .................3.8時(shí)序仿真 ...................四、收獲及體會(huì)5.1收獲及體會(huì) 18五、參考文獻(xiàn)6.1參考文獻(xiàn) 19六、附錄7.1一位全加器代碼 add.vf 20一、課 程設(shè)計(jì)要求1.1課程設(shè)計(jì)問題描述眾所周知，算術(shù)邏輯單元 (ALU)既能完成算術(shù)運(yùn)算也能完成邏輯運(yùn)算，是微處理器芯片中的一個(gè)十分重要的部件。但從基本算術(shù)運(yùn)算的實(shí)現(xiàn)，我們可以看到所有的加、減、乘、除運(yùn)算最終都能歸結(jié)為加法運(yùn)算。在 ALU完成的操作中，邏輯操作是按位進(jìn)行，各位之間彼此無關(guān)，不存在進(jìn)位問題，這使得邏輯運(yùn)算速度很快，且是一個(gè)常數(shù)， 不需進(jìn)行過多的優(yōu)化工作。但對(duì)于算術(shù)操作來說， 因?yàn)榇嬖谶M(jìn)位問題， 使得某一位計(jì)算結(jié)果的得出和所有低于它的位相關(guān)。因此，為了減少進(jìn)位傳輸所耗的時(shí)間， 提高計(jì)算速度，人們?cè)O(shè)計(jì)了多種類型的加法器，如行波進(jìn)位 (RIP))~I法器、跳躍進(jìn)位加法器 (CSKA：Carry—SKipAdders) 、進(jìn)位選擇加法器(CSLA：Carry—SeLect Adders)、超前進(jìn)位加法器 (CLA：Carry—LookaheadAdders)等。它們都是利用各位之間的狀態(tài) (進(jìn)位傳遞函數(shù) P、進(jìn)位產(chǎn)生函數(shù) G等)來預(yù)先產(chǎn)標(biāo)準(zhǔn)實(shí)用文案生高位的進(jìn)位信號(hào)，從而減少進(jìn)位從低位向高位傳遞的時(shí)間。要求掌握使用 Quartusll II軟件對(duì)用可編程邏輯器件 PLD進(jìn)行開發(fā)與設(shè)計(jì)，利用可編程邏輯器件 PLD（programmablelogicdevice)QuartusllII 軟件對(duì)一位全加器的進(jìn)行合理正確的設(shè)計(jì)并且進(jìn)行輸入信號(hào)的測試。用門電路設(shè)計(jì)一個(gè)一位二進(jìn)制全加器。要求輸入兩個(gè)加數(shù) ain、bin和一個(gè)低進(jìn)位 cin，得出本位和 sum和向高位進(jìn)位 cout。1.2課程設(shè)計(jì)任務(wù)要求全加器是一個(gè)能對(duì)兩個(gè)一位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位“和”及向高位“進(jìn)位”的邏輯電路。該電路有 3個(gè)輸入變量，分別是 2個(gè)加數(shù)ain、bin和1個(gè)低進(jìn)位cin，2個(gè)輸出變量，分別是本位 sum和向高進(jìn)位 cout。在Quartusll II利用基本門電路中設(shè)計(jì)一位帶進(jìn)位加法器，通過該課程設(shè)計(jì)理解和掌握可編程邏輯器件 PLD的應(yīng)用和設(shè)計(jì)。主要目的就是了解和學(xué)習(xí)這門新技術(shù)的原理與應(yīng)用，讓同學(xué)們盡快掌握使用 EDA進(jìn)行設(shè)計(jì)的方法，為后續(xù)課程的學(xué)習(xí)打下良好的基礎(chǔ)。二、概 要設(shè)計(jì)2.1 加法器的基本概念在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。 存儲(chǔ)器用來存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。 微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。 邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號(hào)處理、數(shù)據(jù)顯示、時(shí)序和控制操作、以及系統(tǒng)運(yùn)行所需要的所有其它功能。加法器是微處理器中最基本、 最重要的模塊,不僅在ALU、乘法器、除法器中均包含加法器模塊,而程序指針 PC的自加、跳轉(zhuǎn)指令的目標(biāo)地址計(jì)算以及訪存地址的獲得也需要加標(biāo)準(zhǔn)實(shí)用文案法器來完成。從指令執(zhí)行頻率上看 ,算術(shù)邏輯單元、程序計(jì)數(shù)器、協(xié)處理器是 CPU中使用頻率最多的模塊。加法器是為了實(shí)現(xiàn)加法的， 即是產(chǎn)生數(shù)的和的裝置。 加數(shù)和被加數(shù)為輸入， 和數(shù)與進(jìn)位為輸出的裝置為半加器。 若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入， 而和數(shù)與進(jìn)位為輸出則為全加器。常用作計(jì)算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。對(duì)于 1位的二進(jìn)制加法，相關(guān)的有五個(gè)的量：被加數(shù) ain，被加數(shù) bin，前一位的進(jìn)位 cin，此位二數(shù)相加的和sum，此位二數(shù)相加產(chǎn)生的進(jìn)位 cout。前三個(gè)量為輸入量，后兩個(gè)量為輸出量，五個(gè)量均為1位。2.2EDA 概述EDA是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation ）的縮寫，在 20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來的。20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、 工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。 這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了 EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA軟件平臺(tái)上，用硬件描述語言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和標(biāo)準(zhǔn)實(shí)用文案仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成， 并可以將電子產(chǎn)品從電路設(shè)計(jì)、 性能分析到設(shè)計(jì)出 IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA的應(yīng)用。目前 EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 例如在飛機(jī)制造過程中， 從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA技術(shù)。2.3QuartusllII 軟件概述2.4 一位全加器設(shè)計(jì)流程 一位全加器的基本概述全加器是一個(gè)能對(duì)兩個(gè)一位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位“和”及向高位“進(jìn)位”的邏輯電路。該電路有 3個(gè)輸入變量，分別是 2個(gè)加數(shù)ain、bin和1個(gè)低進(jìn)位cin，2個(gè)輸出變量，分別是本位 sum和向高進(jìn)位 cout。一位全加器 (FA)的邏輯表達(dá)式為：sum＝ain⊕bin⊕cincout＝ainbin ＋bincin ＋aincin其中 ain,bin 為要相加的數(shù)， cin為進(jìn)位輸入； sum 為和，cout 是進(jìn)位輸出； 一位全加器的原理圖根據(jù)一位全加器的運(yùn)算法則可得知一位全加器的真值表， 通過真值表可寫出輸出函數(shù)表達(dá)式：標(biāo)準(zhǔn)實(shí)用文案sum＝ain⊕bin⊕cincout＝ainbin ＋bincin ＋aincin由以上表達(dá)式可得出相應(yīng)的邏輯電路如圖所示。三、詳細(xì)設(shè)計(jì)3.1為本項(xiàng)工程設(shè)計(jì)建立文件夾為本項(xiàng)設(shè)計(jì)的文件夾取名為楊雪婷路徑為 楊雪婷3.2 輸入設(shè)計(jì)項(xiàng)目和存盤原理圖編輯輸入流程如下：（1）打開QuartusII,選菜單File—>New,在彈出的對(duì)話框中選擇 DeviceDesignFiles 頁的原理圖文件編輯輸入項(xiàng) BlockDiagram/SchematicFile,按OK按鈕后將打開原理圖編輯窗口。（2）在編輯窗口中的任何一個(gè)位置上右擊鼠標(biāo)，將出現(xiàn)快捷菜單，選擇其中的輸入元件項(xiàng) Insert—>Symbol，于是將彈出輸入元件的對(duì)話框。（3）單擊按鈕“?”，找到基本元件庫路徑項(xiàng)，選中需要的元件，單擊“打開”按鈕，此元件即顯示在窗口中，然后單擊Symbol窗口的OK按鈕,即可將元件and2、not、xnor 和輸入輸出引腳 input 和output 分別調(diào)入原理圖編輯窗口中。然后分別在input 和output 的PINNAME 上雙擊使其標(biāo)準(zhǔn)實(shí)用文案變黑色，再用鍵盤分別輸入各引腳名： a,b,co,so（4）選擇菜單File—>SaveAs，選擇剛才為自己的工程建立的目錄楊雪婷yangxueting ，將已設(shè)計(jì)好的原理圖文件取名為 yangxueting1( 注意默認(rèn)的后綴是.bdf)，并存盤在此文件夾內(nèi)。3.3將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件為了構(gòu)成全加器的頂層設(shè)計(jì)，必須將以上設(shè)計(jì)的半加器yangxueting1.bdf 設(shè)置成可調(diào)用的元件。在打開半加器原理圖文件yangxueting1.bdf 的情況下，選擇菜單File—>Create/Update —>CreateSymbolFileforCurrentFile 項(xiàng)，即可將當(dāng)前文件yangxueting.bdf 變成一個(gè)文件符號(hào)存盤，以待在高層次設(shè)計(jì)中調(diào)用。半加器yangxueting2.bdf3.4設(shè)計(jì)全加器頂層文件為了建立全加器的頂層文件，必須再打開一個(gè)原理圖編輯窗口，方法同前，即再次選擇菜單 File—>New—>BlockDiagram/SchematicFile 。在新打開的原理圖編輯窗口雙擊鼠標(biāo)， 選擇yangxueting1.bdf 元件所在的路徑 楊雪婷yangxueting ，調(diào)出元件，并連接好全加器電路圖。標(biāo)準(zhǔn)實(shí)用文案全加器yangxueting1.bdf3.5 創(chuàng)建工程在此要利用NewProjectWizard 工具選項(xiàng)創(chuàng)建此設(shè)計(jì)工程，即令頂層設(shè)計(jì)yangxueting.vhd 為工程，并設(shè)定此工程的一些相關(guān)信息，如工程名、目標(biāo)器件、綜合器、仿真器等。打開建立新工程管理窗口。選擇File—>New Project Wizard 命令，即彈出“工程設(shè)置”對(duì)話框（如圖所示標(biāo)準(zhǔn)實(shí)用文案將設(shè)計(jì)文件加入工程單擊下方的Next按鈕，在彈出的對(duì)話框中單擊 File欄的按鈕，將與工程相關(guān)的所有文件加入進(jìn)此工程。方法有兩種：①單擊 AddAll 按鈕，將設(shè)定的工程目錄中的所有文件加入到工程文件欄中；②單擊“ Add?”按鈕，從工程目錄中選出相關(guān)的文件（如圖所示）。選擇仿真器和綜合器類型單擊Next 按鈕，在彈出的窗口選擇仿真器和綜合器類型，在此都選擇默認(rèn)項(xiàng)“NONE”。選擇目標(biāo)芯片單擊Next按鈕，選擇目標(biāo)芯片。首先在Family欄選芯片系列，在此選Cyclone系列，并在此欄下單擊 Yes按鈕，即選擇一確定目標(biāo)器件。再次單擊Next按鈕，標(biāo)準(zhǔn)實(shí)用文案選擇此系列的具體芯片 EP1C12Q240C8。分別選擇Package為PQFP；Pin為和Speed為8（如圖所示）。工具設(shè)置單擊Next按鈕后，彈出的下一個(gè)窗口是 EDA工具設(shè)置窗口：EDAToolSettings。此窗口有三項(xiàng)選擇：① EDAdesignentry/synthesistool, 用于選擇輸入的類型和綜合工具；② EDAsimulationtool, 用于選擇仿真工具；③EDAtiminganalysistool, 用于選擇時(shí)序分析工具。結(jié)束設(shè)置。再單擊Next按鈕后即彈出“工程設(shè)計(jì)統(tǒng)計(jì)”窗口，最后點(diǎn)擊 Finish按鈕，即已設(shè)定好此工程。3.6編譯前設(shè)置選擇FPGA目標(biāo)芯片。步驟：選擇Assignments 菜單中的Settings 項(xiàng)，在彈出的對(duì)話框中選擇Category 項(xiàng)下Device。首先選擇目標(biāo)芯片為 EP1C12Q240C8。標(biāo)準(zhǔn)實(shí)用文案選擇配置器件的工作方式。單擊Device&PinOptions 按鈕，進(jìn)入選擇窗口，這將彈出 Device&PinOptions 窗口，首先選擇General項(xiàng)（如圖所示）。(3)選擇配置器件和編程方式選中Configuration 頁，在下方的Generatecompressedbitstreams 處選擇打鉤，就能產(chǎn)生于 EPCS的POF壓縮配置文件。標(biāo)準(zhǔn)實(shí)用文案在Configuration選項(xiàng)頁，選擇配置器件為EPCS1,其配置模式可選擇ActiveSerial。選擇目標(biāo)器件閑置引腳的狀態(tài)。選擇窗口的UnusedPins 項(xiàng)，此頁中可根據(jù)實(shí)際需要選擇目標(biāo)器件閑置引腳的狀態(tài)，可選擇為輸入狀態(tài)；或輸出狀態(tài)；或輸出不定狀態(tài)；或不做任何選擇。3.7全程編譯選擇Processing 菜單的StartCompilation 項(xiàng)，啟動(dòng)全程編譯3.8時(shí)序仿真(1)打開波形編輯器。選擇菜單 File中的New 項(xiàng)，在New 窗口中選擇 Other Files中的Vector標(biāo)準(zhǔn)實(shí)用文案WaveformFile, 單擊OK按鈕，即出現(xiàn)空白的波形編輯器(2)設(shè)置仿真時(shí)間區(qū)域。對(duì)于時(shí)序仿真來說，將仿真時(shí)間軸設(shè)置在一個(gè)合理的時(shí)間區(qū)域上十分重要。通常設(shè)置的時(shí)間按范圍在數(shù)十微妙內(nèi)。在 Edit菜單中選擇EndTime 項(xiàng)，在彈出的窗口中的Time欄處輸入50，單位選“us”,整個(gè)仿真域的時(shí)間即設(shè)定為 50us,單擊OK按鈕，結(jié)束設(shè)置。(3)波形文件存盤。選擇File中的Saveas項(xiàng)，命名為yangxueting.vwf 的波形文件存入文件夾楊雪婷\yangxueting 中。(4)將工程yangxueting 的端口信號(hào)節(jié)點(diǎn)選入波形編輯器方法是首先選擇 View菜單中Utility Windows 項(xiàng)的Node Finder選項(xiàng)。在彈出的對(duì)話框中選 Pin：all，然后單擊List按鈕，于是在下方的 NodesFound 窗口中出現(xiàn)設(shè)計(jì)中的 yangxueting 工程的所有端口引腳名。(5)編輯輸入波形單擊時(shí)鐘信號(hào)使之變成藍(lán)色條，再單擊左列的時(shí)鐘設(shè)置鍵，在 Clock窗口中設(shè)置時(shí)鐘周期。標(biāo)準(zhǔn)實(shí)用文案(6)仿真器參數(shù)設(shè)置。選擇菜單Assignment 中的Settings，在Settings 窗口下選擇Category—>SimulatorSettings ，在右側(cè)的Simulationmode 項(xiàng)下選擇Timing，即選擇時(shí)序仿真，并選擇仿真激勵(lì)文件名 yangxueting.vwf 。選擇SimulationOptions 欄，確認(rèn)選定Simulationcoveragereporting ；毛刺檢測Glitchdetection 為1ns寬度；選中Runsimulationuntilallvectorstimuliareused全程仿真。啟動(dòng)仿真器。菜單Processing 項(xiàng)下選擇StartSimulation ，直到Simulationwassuccessful,標(biāo)準(zhǔn)實(shí)用文案仿真結(jié)束。觀察仿真結(jié)果。五、收獲及體會(huì)本設(shè)計(jì)主要設(shè)計(jì)一位加法器，然而計(jì)算機(jī)內(nèi)部都是多位加法器。只是從簡單層面上設(shè)計(jì)加法器的功能，而沒有考慮到加法器的性能從上選擇實(shí)驗(yàn)。雖然在設(shè)計(jì)上沒有實(shí)現(xiàn)，但是我們?cè)诶碚撋戏治龊陀懻摬煌募臃ㄆ鬟x擇不同門電路在性能的差別。從而得知在不同的計(jì)算機(jī)內(nèi)部會(huì)采用不同的加法器機(jī)制，在具體設(shè)計(jì)時(shí)需要根據(jù)具體的應(yīng)用環(huán)境和實(shí)現(xiàn)工藝確定采用哪一種加法器。加法器的性能可以從延遲、功耗、面積等方面進(jìn)行分析。具體分析的方法有三種：是通過門級(jí)模擬器來估算加法器的性能；二是采用標(biāo)準(zhǔn)單元庫對(duì)每種加法器進(jìn)行邏輯綜合和布局布線來設(shè)計(jì)電路，然后從版圖中反提取電路參數(shù)，針對(duì)其參數(shù)進(jìn)行電路的模擬，從中得出各種加法器的比較結(jié)果；三是通過物理實(shí)現(xiàn)在芯片上實(shí)現(xiàn)各種加法器，然后通過實(shí)際測量進(jìn)行比較。逐位進(jìn)位加法器，在每一位的計(jì)算時(shí)，都在等待前一位的進(jìn)位。那么不妨預(yù)先考慮進(jìn)位輸入的所有可能，對(duì)于二進(jìn)制加法來說，就是0與1兩種可能，并提前計(jì)算出若干位針對(duì)這兩種可能性的結(jié)果。等到前一位的進(jìn)位來到時(shí)，可以通過一個(gè)雙路開關(guān)選出輸出結(jié)果。這就是進(jìn)位選擇加法器的思想?？删幊踢壿嫷膬r(jià)值在于其縮短電子產(chǎn)品制造商開發(fā)周期，以及幫助他們更快地將產(chǎn)品推向市場的能力。隨著PLD供應(yīng)商繼續(xù)致力于在可編程邏輯器件中集成更多的功能、降低其標(biāo)準(zhǔn)實(shí)用文案成本并提高能夠節(jié)約時(shí)間的IP核心的可用性，可編程邏輯一定會(huì)在數(shù)字設(shè)計(jì)人員中進(jìn)一步普及開來。培養(yǎng)學(xué)生正確的設(shè)計(jì)思想， 理論聯(lián)系實(shí)際的學(xué)習(xí)態(tài)度； 培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)計(jì)算機(jī)組成原理知識(shí)，分析和解決工程技術(shù)問題的能力。 訓(xùn)練提高學(xué)生查閱資料， 運(yùn)用計(jì)算機(jī)輔助工具繪制原理圖，閱讀原理圖以及對(duì)原理圖進(jìn)行功能模擬的能力； 提高學(xué)生對(duì)計(jì)算機(jī)的各組成部分的理解，進(jìn)一步深入認(rèn)識(shí)計(jì)算機(jī)系統(tǒng)，強(qiáng)化學(xué)生的系統(tǒng)意識(shí)；提高學(xué)生的動(dòng)手能力。PLD是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)。 PLD能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 TTL74序列電路，都可以用 PLD來實(shí)現(xiàn)。在 PCB完成以后，還可以利用 PLD的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 PLD技術(shù)在20 世紀(jì) 90 年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語言（HDL）的進(jìn)步。PLD設(shè)計(jì)依靠功能強(qiáng)大的電子計(jì)算機(jī)， 在EDA工具軟件平臺(tái)上， 對(duì)以硬件描述語言 （HDL）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，并自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 FPGA/CPLD，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。硬件描述語言在 PLD設(shè)計(jì)中占據(jù)極其重要的位置，目前國際上流行的硬件描述語言主要有VHDL和VerilogHDL 。六、參考文獻(xiàn)參考文獻(xiàn)[1]計(jì)算機(jī)組成原理課程設(shè)計(jì)．山東大學(xué)出版社．劉榮興，王祖強(qiáng)，殷曉峰．[2005]．[2]數(shù)字邏輯（第二版）．華中科技大學(xué)出版社．歐陽星明．[2008]．[3]32位并行乘法器的研究與設(shè)計(jì)[D]．西安微電子技術(shù)研究所．許琪．[2002]．[4]計(jì)算機(jī)組成原理（第二版）．高等教育出版社．唐朔飛．[2005]．．標(biāo)準(zhǔn)實(shí)用文案[6]PLD 邏輯設(shè)計(jì)實(shí)務(wù)．清華大學(xué)出版社．邱耀煌 [2002] ．[7]ComputerArchitectureAQuantitativeApproach ．Znd，Edition．(eBook)．七、附錄一位全加器原理生成代碼HEADER{VERSION=1;TIME_UNIT=ns;DATA_OFFSET=0.0;DATA_DURATION=50000.0;SIMULATION_TIME=0.0;GRID_PHASE=0.0;GRID_PERIOD=10.0;GRID_DUTY_CYCLE=50;}SIGNAL("bin"){VALUE_TYPE=NINE_LEVEL_BIT;SIGNAL_TYPE=SINGLE_BIT;WIDTH=1;LSB_INDEX=-1;標(biāo)準(zhǔn)實(shí)用文案DIRECTION=INPUT;PARENT="";}SIGNAL("cin"){VALUE_TYPE=NINE_LEVEL_BIT;SIGNAL_TYPE=SINGLE_BIT;WIDTH=1;LSB_INDEX=-1;DIRECTION=INPUT;PARENT="";}SIGNAL("cout"){VALUE_TYPE=NINE_LEVEL_BIT;SIGNAL_TYPE=SINGLE_BIT;WIDTH=1;LSB_INDEX=-1;DIRECTION=OUTPUT;PARENT="";}SIGNAL("sum")標(biāo)準(zhǔn)實(shí)用文案{VALUE_TYPE=NINE_LEVEL_BIT;SIGNAL_TYPE=SINGLE_BIT;WIDTH=1;LSB_INDEX=-1;DIRECTION=OUTPUT;PARENT="";}SIGNAL("ain"){VALUE_TYPE=NINE_LEVEL_BIT;SIGNAL_TYPE=SINGLE_BIT;WIDTH=1;LSB_INDEX=-1;DIRECTION=INPUT;PARENT="";}TRANSITION_LIST("bin"){NODE{REPEAT=1;標(biāo)準(zhǔn)實(shí)用文案NODE{REPEAT=5000;LEVEL0FOR5.0;LEVEL1FOR5.0;}}}