《EDA技術(shù)與應(yīng)用》期末試卷

(完)技與應(yīng)用》期末試卷EDA試卷答案一、單項(xiàng)選擇題1基EDA軟的FPGA/CPLD設(shè)計(jì)流程為理圖HDL文本輸入__A__綜合→適配____B____→編程下載→硬件試。P14A.功能仿真B.時(shí)序真C。邏綜合D配3.IP核EDA技術(shù)和發(fā)中具有十分重的地位；提供用VHDL等件描述語言描述功能塊，但不涉及實(shí)現(xiàn)該功能塊的體電路的IP核__A___.P25A.軟IPB.固IPC。硬IPD全4。綜是EDA設(shè)流程的關(guān)鍵步驟，在下對(duì)綜合的描述中,_____D____是錯(cuò)誤。P15A。綜就是把抽象計(jì)層次中的一種表示轉(zhuǎn)成另一種表示過程。B.綜合就是將路的高級(jí)語言轉(zhuǎn)化成低級(jí)，與FPGA/CPLD的基本構(gòu)相映射的網(wǎng)表文件。C.為實(shí)現(xiàn)系統(tǒng)速度、面積、性能的要求需對(duì)綜合加以約束，稱為綜合約束。D.綜合可理解將件描述與給定的硬件結(jié)用電路網(wǎng)表文表示的映射過程,并且這種映射關(guān)系是唯一的（即綜合結(jié)是唯一的5.大規(guī)模可編器件主要有FPGA、CPLD兩類，中CPLD通過___A__實(shí)現(xiàn)其輯功能。P42A.可編程乘積邏輯查找表LUT）C。輸緩沖D.輸出沖6。VHDL語言是一種結(jié)構(gòu)化設(shè)語言;一設(shè)計(jì)實(shí)體電模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)描_____B___.P274A.器件外部特B器的內(nèi)部功能C.器件外部特與內(nèi)部功能D.器件的綜合約束7.電子系統(tǒng)設(shè)優(yōu)化要慮提高資源利用率減少耗(即積優(yōu)化以及提高運(yùn)速（即度優(yōu)化下列方法中__A___不屬于積化A。流線設(shè)計(jì)B。資源享C。邏優(yōu)化D.串行8.進(jìn)程中的信賦值語句，其信號(hào)更新___B____。P134A.立即完成B在程的最后完C。按序完成D.都不對(duì)9。不整的IF語句，綜合結(jié)果可實(shí)__A__。P147A.時(shí)序邏輯電B組邏輯電路C.雙向電路D三控制電路10。狀態(tài)機(jī)編碼方中，其中__A__占用發(fā)器較多，但其簡(jiǎn)單的碼方式可減少態(tài)譯碼組合邏輯資源,且易于控制非狀態(tài)。A。一熱碼編碼B順編碼C。狀位直接輸出編碼D格碼編碼二、VHDL程序填空1.下面程序是1位進(jìn)制計(jì)數(shù)器的VHDL描，試補(bǔ)充完整。1

(完)技與應(yīng)用》期末試卷LIBRARYIEEE;USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNEDENTITYCNT10ISPORTCLK：INSTD_LOGIC；Q:OUTSTD_LOGIC_VECTORDOWNTO0)；ENDCNT10；ARCHITECTUREbhvOFCNT10SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)；BEGINPROCESSBEGINIFCLK'EVENTANDCLK=’1THEN—-邊沿檢IF〉10Q1(OTHERS=>’0）；-—置零ELSEQ1+；-—加ENDIFENDIFENDPROCESS;Q〈=Q1ENDbhv；2。下是一個(gè)多路擇器的VHDL描，試補(bǔ)充完整。LIBRARY；USEIEEE.STD_LOGIC_1164ENTITYbmuxISPORTsel：INSTD_LOGIC;A,BINSTD_LOGIC_VECTOR（7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR（7DOWNTO0)）;ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINyAsel=’1'ELSEB;ENDbhv；三、VHDL程序改錯(cuò)仔細(xì)閱讀下列序，回答問題2

(完)技與應(yīng)用》期末試卷LIBRARY；USEIEEE.STD_LOGIC_1164。ALL；ENTITYLED7SEGIS

--2——3PORTA:INSTD_LOGIC_VECTORDOWNTO0);CLK：INSTD_LOGIC；LED7S：OUTSTD_LOGIC_VECTOR（6DOWNTO0))；ENDLED7SEG;ARCHITECTUREoneOFLED7SEGSIGNALTMP：STD_LOGIC；BEGIN

-—4--5-—7-—9-—10SYNC：PROCESS（CLK，A

——11BEGINIFCLK’EVENTCLK’1'THENTMP；ENDIF;ENDPROCESS；

-—12—-13--—-15-—16OUTLED:PROCESS(TMP）

-—17BEGINCASETMPISWHEN”0000"LED7S〈="0111111"；

-—18--20WHEN”0001=〉LED7S〈=”；

——21WHEN”0010"LED7S<="1011011"；WHEN”0011LED7S"1001111";WHEN”0100"LED7S<=”1100110

----24WHEN”0101=〉LED7S<=”1101101"；

——25WHEN”0110"=〉LED7S<="1111101；

-—26WHEN"0111"=>LED7S〈="0000111”;WHEN"1000"=>LED7S〈=”1111111；

—-2728WHEN"1001”=>LED7S<="1101111；

29ENDCASE;ENDPROCESS；

——30-—31ENDone；

--

在程序中存在處錯(cuò)誤，試指出,并明理由：第14行TMP附值錯(cuò)誤第29與30行之，缺少WHENOTHERS語句

修改相應(yīng)行的序：錯(cuò)誤1行號(hào)9程序改為：TMP：STD_LOGIC_VECTOR（3DOWNTO0錯(cuò)誤2行號(hào)：29程序改為該語句后添加WHENOTHERS=〉LED7S"0000000"；四、閱讀下列VHDL序畫出原理圖（）3

(完)技與應(yīng)用》期末試卷LIBRARY；USEIEEE.STD_LOGIC_1164。ALL；ENTITYHADISPORT（a:INSTD_LOGIC；b：INSTD_LOGIC;c：OUTSTD_LOGIC;d：OUTSTD_LOGIC);ENDENTITYHAD；ARCHITECTUREfh1OFHADBEGINcNOTNANDb）;d〈=(aORb）AND（aNANDb）;ENDARCHITECTURE五、請(qǐng)按題中要求寫出相應(yīng)VHDL程序

帶計(jì)數(shù)使能的步復(fù)位計(jì)數(shù)器輸入端口：clkrstenloaddata輸出端口：q

時(shí)鐘信號(hào)異步復(fù)位信號(hào)計(jì)數(shù)使能同步裝載(裝）數(shù)據(jù)輸入，位寬為10計(jì)數(shù)輸出，位為104

(完)技與應(yīng)用》期末試卷LIBRARYIEEE;USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNEDENTITYCNT1024ISPORTCLK，RST,EN，LOADINSTD_LOGIC;DATA：INSTD_LOGIC_VECTORDOWNTO0）;Q:OUTSTD_LOGIC_VECTORDOWNTOENDCNT1024;ARCHITECTUREONEOFCNT1024BEGINPROCESS(CLK,RST,EN，LOAD，DATA)VARIABLEQ1：STD_LOGIC_VECTOR(9DOWNTO；BEGINIFRST='1'THENQ1：=(OTHERS=〉’0')ELSIFCLK’1'ANDCLK’EVENTTHENIFLOAD='1'THENQ1DATAELSEIF=’THENQ1+；ENDIFENDIFENDIFQQ1;ENDPROCESS；ENDONE；

看下

面原理圖，寫相應(yīng)VHDL描述eaby5

(完)技與應(yīng)用》期末試卷LIBRARY；USEIEEE。STD_LOGIC_1164.ALL；ENTITYTRI_STATEISPORT（E，A:STD_LOGIC;Y:INOUTSTD_LOGIC;B:OUTSTD_LOGIC）;ENDTRI_STATE；ARCHITECTUREBEHAVOFTRI_STATEISBEGINPROCESS（E，A，Y）BEGINIFE'0THENB〈=YY’；ELSEB〈=’Z’;YENDIF;ENDPROCESS；ENDBEHAV;六、綜合題下圖是一個(gè)A/D采集系統(tǒng)的部分，要求設(shè)計(jì)其中的FPGA采控制模塊，該模塊由三個(gè)部分構(gòu)成：控計(jì)數(shù)雙RAM(adram.控是一個(gè)狀態(tài)機(jī)成AD574的控制和adram的入操作Adram是個(gè)LPM_RAM_DP單元在wren為’時(shí)許寫入數(shù)據(jù)試分別回問題信號(hào)預(yù)處理放大采樣/保持

AD574

ADDataSTATUSCS

12rddatawren1

adram

rddatardaddrCE

ControlA0AnalogInRCK12_8

ClkInc

wraddr地址計(jì)數(shù)器

CntclrCLKFPGA采集控制下面列出了AD574的制方式和控時(shí)序圖AD574輯控制值表（X表示任意）CE0X11111

CSX100000

RCXX00111

K12_8XXXX100

A0XX01X01

工作狀態(tài)禁止禁止啟動(dòng)12位換啟動(dòng)8轉(zhuǎn)換12位并行輸出效高8位行輸出有低4加上尾4個(gè)0有效6

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AD574工作時(shí)序：要求AD574工在12位換模式K12_8、A0在control中如設(shè)置K12_8為1為0’

試畫出control的態(tài)機(jī)的狀態(tài)圖類似書上圖8-4

對(duì)地址計(jì)數(shù)器塊進(jìn)行VHDL描輸入端口:clkinc計(jì)數(shù)脈沖cntclr計(jì)器清零輸出端口:rdaddrRAM讀出地址，位寬10位library；useieee。std_logic_1164。all;useieee.std_logic_unsigned。all;entityaddr_cntisport（clkinc，cntclrinstd_logic;wraddr:outstd_logic_vector(9downto0）endaddr_cnt;architectureoneofaddr_cntsignaltmpstd_logic_vectordownto0);beginprocess(clkinc,cntclr）beginifclkinc'eventclkinc'1'thenifcntclr=’thentmp<=(others=〉'0’);elsetmptmp+1；endif;endifendprocess；wraddr<=tmp；endone；

根據(jù)狀態(tài)圖，對(duì)control進(jìn)VHDL描7

(完)技與應(yīng)用》期末試卷library；useieee。std_logic_1164.all;useieee。std_logic_unsigned；entitycontrolisport（addata：instd_logic_vector（11downto；status,clk:instd_logic；cs，ce，a0,rc,k12_8，clkincoutstd_logic;rddata：outstd_logic_vector(11downto0）;endcontrol;architecturebehavofcontrolistypecon_stis（s0,s1，，s3,s4)；signalcst,nst:con_st；signallock:std_logic；signalreg12:std_logic_vector（11downto0begina0'0';k12_8<=’1';cecs’0'；REGP：process(clk）beginifclk'eventclk='1’cstnst;endif;endprocess;COMPprocess(cst,addata)begincase（cstiswhen=><=lock’0’;nst〈=s1；when=〉rc'0’lock〈=’0';nst<=s2；when=>status=’thennst<=s3；endif；rclock<=when=><=’1';lock〈=’1'；nst<=s4;when=〉rc'1’；lock’0’;nsts0whenothers=>nsts0；endcase；endprocess;LOCKP:process(lockbeginiflock=’1'andlock’eventthenreg12<=addata；endifendprocess;rddata〈=reg12;clkinc<=lock;--（或者NOTLOCK,延后半個(gè)時(shí)鐘endbehav;

8

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已知adram的口描述如下ENTITYadramISPORT（:INSTD_LOGIC_VECTOR（11DOWNTO0)；寫入據(jù)wraddress:INSTD_LOGIC_VECTOR(9DOWNTO0)；--入地址rdaddress：INSTD_LOGIC_VECTORDOWNTO0—讀地址:INSTD_LOGIC:='1'；--使能q:OUTSTD_LOGIC_VECTOR(11DOWNTO--讀出數(shù))；ENDadram；試用例化語句對(duì)整個(gè)FPGA采控制模塊進(jìn)行VHDL描述9

(完)技與應(yīng)用》期末試卷library；useieee.std_logic_1164.all;entitydacoisportclk，cntclr,status:instd_logic;addata：std_logic_vector(11downto0)；rdaddr:std_logic_vector(9downto0cs，ce,，k12_8：outstd_logic;rddata：outstd_logic_vectordownto0）)；enddaco;architectureoneofdacoiscomponentcontrolisportaddata:instd_logic_vector（11downto）;status,clk:instd_logic;cs，ce，a0,rc,k12_8,clkinc：outstd_logic；rddata：outstd_logic_vector(11downto）)endcomponent；componentaddr_cntisport（clkinc,cntclrstd_logic；wraddr：outstd