EDA技術(shù)與應(yīng)用實(shí)驗(yàn)2016

EDA技術(shù)與應(yīng)用實(shí)驗(yàn)宋繼志劉文英實(shí)驗(yàn)要求與實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)要求實(shí)驗(yàn)前，應(yīng)認(rèn)真準(zhǔn)備，預(yù)習(xí)實(shí)驗(yàn)內(nèi)容，編寫代碼。實(shí)驗(yàn)中，仿真測(cè)試，需要下載測(cè)試的同學(xué)領(lǐng)取開發(fā)板。實(shí)驗(yàn)后，整理好開發(fā)板上交。

有關(guān)實(shí)驗(yàn)內(nèi)容下載地址：21用戶名與密碼：eda實(shí)驗(yàn)要求與實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)報(bào)告寫一個(gè)綜合的設(shè)計(jì)報(bào)告，通常包含以下幾部分：（1）實(shí)驗(yàn)設(shè)計(jì)要求。（2）總體設(shè)計(jì)，包括總體設(shè)計(jì)思路/設(shè)計(jì)思想、設(shè)計(jì)原理圖、模塊劃分等。（3）分模塊的功能實(shí)現(xiàn)以及每個(gè)模塊的波形仿真圖及簡單分析說明。（4）關(guān)鍵技術(shù)分析，包括分析設(shè)計(jì)中的主要技術(shù)要點(diǎn)和難點(diǎn)（5）實(shí)驗(yàn)完成情況，分析系統(tǒng)的功能特點(diǎn)，以及不足。實(shí)驗(yàn)演示與說明。（6）實(shí)驗(yàn)中遇到的問題及解決方法，包括對(duì)分析綜合或編譯過程中的錯(cuò)誤、警告信息的分析。（7）實(shí)驗(yàn)總結(jié)、個(gè)人收獲與體會(huì)。（8）附錄，實(shí)驗(yàn)的核心代碼。實(shí)驗(yàn)報(bào)告還應(yīng)提交實(shí)驗(yàn)程序，建議提交以下文件：QuartusII工程文件（.qpf），Verilog源文件（.v）或VHDL源文件（.vhd），原理圖文件（.bdf），測(cè)試激勵(lì)文件（.vwf），設(shè)置文件（.qsf），下載文件（.sof）。Verilog或VHDL程序應(yīng)進(jìn)行必要的注釋，重點(diǎn)說明信號(hào)和進(jìn)程的含義?？己朔绞匠煽?cè)u(píng)定主要由檢查驗(yàn)收和實(shí)驗(yàn)報(bào)告二部分組成?？偝煽?檢查驗(yàn)收（占60%）+實(shí)驗(yàn)報(bào)告（40%）其中，檢查驗(yàn)收成績包括平時(shí)表現(xiàn)、實(shí)驗(yàn)預(yù)習(xí)、實(shí)驗(yàn)驗(yàn)收等。DE2開發(fā)板簡介DE2開發(fā)板簡介DE2實(shí)驗(yàn)板基本輸入輸出引腳信號(hào)1. LED燈：有兩組，LEDR[17:0]和LEDG[7:0]這兩組LED燈用于簡單輸出。一般用于二進(jìn)制結(jié)果輸出，如果是較大的十進(jìn)制數(shù)，采用HEX或者LCD輸出較好。oLEDR

與oLEDG

除了數(shù)量與顏色不同外，用法基本一致。2. HEX發(fā)光管HEX[7:0]，用于數(shù)值的輸出。一般用于十進(jìn)制或十六進(jìn)制結(jié)果的輸出，有時(shí)也可用來顯示英文字符。DE2有八個(gè)七段數(shù)碼管，被分為兩組，每組四個(gè)，提供一個(gè)低電平將點(diǎn)亮管子，高電平使它熄滅。注意每個(gè)管子的小數(shù)點(diǎn)都沒有進(jìn)行連接它們是不可用的。3. 開關(guān)SW[17:0]：用于簡單的輸入。擁有輸入并保持同一電平信號(hào)的優(yōu)勢(shì)，一般用于數(shù)據(jù)信號(hào)或者功能控制信號(hào)。相對(duì)于按鈕來說，可以用開關(guān)手工模擬低速的方波信號(hào)。4. 按鈕KEY[3:0]：用于簡單的輸入。

平時(shí)狀態(tài)是高電平，按下時(shí)低電平，一般用于復(fù)位信號(hào)與單步調(diào)試時(shí)的時(shí)鐘信號(hào)。實(shí)驗(yàn)注意事項(xiàng)1.注意DE2開發(fā)板下載線接口接到USB

BlasterPort上2.數(shù)碼管分共陰極與共陽極共陽極（公共端接高電平或+5V電壓）共陰極（公共端接低電平或接地）

共陽極:各段選為低電平（即0接地時(shí)）選中各數(shù)碼段.共陰極:各段選為高電平（即+5V接電源時(shí)）選中各數(shù)碼段

DE2開發(fā)板上的數(shù)碼管是共陽極的共陽極由0到F的編碼為:ucharcodetable[]={0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x90,0x88,0x83,0xc6,0xa1,0x86,0x8e};共陰極由0到F的編碼為:ucharcodetable[]={0x3f,0x06,0x5b,0x4f,0x66,0x6d,0x7d,0x07,0x7f,0x6f,0x77,0x7c,0x39,0x5e,0x79,0x71};授權(quán)文件License的安裝將Quartus_II_9.0破解器.exe拷貝到C:\altera\90\quartus\bin文件夾下，直接在該文件夾下運(yùn)行，破解C:\altera\90\quartus\bin下的sys_cpt.dll和quartus.exe文件。運(yùn)行Quartus_II_9.0破解器.exe后,直接點(diǎn)擊“應(yīng)用補(bǔ)丁”。如果出現(xiàn)“未找到該文件。搜索該文件嗎？”，點(diǎn)擊“是”。

如果把Quartus_II_9.0破解器.exe直接Copy到C:\altera\90\quartus\bin下，就不會(huì)出現(xiàn)這個(gè)對(duì)話框，而是直接開始破解，生成授權(quán)文件license.dat。(2)選中生成授權(quán)文件license.dat，用記事本打開。默認(rèn)的license.dat路徑是在C:\altera\90\quartus\bin下。(3)把license.dat里所有的XXXXXXXXXXXX用計(jì)算機(jī)網(wǎng)卡號(hào)替換，計(jì)算機(jī)網(wǎng)卡號(hào)可以通過QuartusII9.0的Tools菜單下選擇LicenseSetup，下面就有NICID。(4)在QuartusII9.0的Tools菜單下選擇LicenseSetup，然后選擇Licensefile，最后點(diǎn)擊OK。注意：license文件存放的路徑名稱不能包含漢字和空格，空格可以用下劃線代替USB-Blaster的驅(qū)動(dòng)安裝

將DE2-35實(shí)驗(yàn)平臺(tái)的Blaster接口(開發(fā)板上部最左邊)接好USB連接線，插頭插入主機(jī)的USB接口，WindowsXP發(fā)現(xiàn)新硬件后會(huì)彈出一個(gè)對(duì)話框。按提示選擇USB-Blaster驅(qū)動(dòng)程序的在WindowsXP下的安裝路徑選擇：

D:\altera\90\quartus\drivers\usb-blaster\usbblst.inf若是初次安裝的QuartusII，在下載編程前需要選擇下載接口方式。在圖0-1所示窗口中單擊“HardwareSetup”，可打開如圖0-2所示的窗口。在這里，選擇“USBBlasterII”，雙擊鼠標(biāo)后，關(guān)閉該窗口。圖0-1圖0-2實(shí)驗(yàn)內(nèi)容簡單NiosII系統(tǒng)的設(shè)計(jì)---LCD顯示實(shí)驗(yàn)基于NiosII系統(tǒng)的跑馬燈實(shí)驗(yàn)基于SOPC的電子鐘設(shè)計(jì)

計(jì)數(shù)器的設(shè)計(jì)與測(cè)試譯碼器的設(shè)計(jì)與測(cè)試基于EDA的電子鐘設(shè)計(jì)

用原理圖輸入法設(shè)計(jì)全加器-----熟悉EDA設(shè)計(jì)流程

前四次實(shí)驗(yàn)課按分組，最后一次實(shí)驗(yàn)以開放的形式。實(shí)驗(yàn)任務(wù)：基于EDA的電子鐘設(shè)計(jì)或者基于SOPC的電子鐘設(shè)計(jì)，完成設(shè)計(jì)后下載到DE2開發(fā)板驗(yàn)證測(cè)試。實(shí)驗(yàn)檢查：每個(gè)實(shí)驗(yàn)完成后老師檢查，記錄。實(shí)驗(yàn)報(bào)告：最后以大作業(yè)的形式上交綜合設(shè)計(jì)報(bào)告。原理圖輸入法設(shè)計(jì)4位全加器---熟悉EDA設(shè)計(jì)流程設(shè)計(jì)任務(wù)分析：原理圖輸入法設(shè)計(jì)4位全加器4位全加器由4個(gè)1位全加器組成，1位全加器由2個(gè)半加器組成。先設(shè)計(jì)1位半加器，利用真值表、與或非門設(shè)計(jì)仿真，封裝入庫。再設(shè)計(jì)1位全加器，利用已經(jīng)設(shè)計(jì)并封裝好的半加器完成設(shè)計(jì)，封裝入庫。最后設(shè)計(jì)4位全加器，利用已經(jīng)設(shè)計(jì)并封裝好的1位全加器構(gòu)成4位全加器，并完成仿真和硬件測(cè)試。原理圖輸入法設(shè)計(jì)4位全加器---熟悉EDA設(shè)計(jì)流程原理圖輸入法設(shè)計(jì)4位全加器---熟悉EDA設(shè)計(jì)流程實(shí)驗(yàn)內(nèi)容1．設(shè)計(jì)1位全加器。先設(shè)計(jì)1位半加器，再設(shè)計(jì)1位全加器的。包括原理圖輸入、編譯、綜合、適配、仿真、實(shí)驗(yàn)板上的硬件測(cè)試，并將此全加器電路設(shè)置成一個(gè)硬件符號(hào)入庫。2．設(shè)計(jì)4位全加器。建立一個(gè)更高的原理圖設(shè)計(jì)層次，利用以上獲得的1位全加器構(gòu)成4位全加器，并完成編譯、綜合、適配、仿真和硬件測(cè)試。3．在完成原理圖設(shè)計(jì)的基礎(chǔ)上，用HDL語言設(shè)計(jì)4位全加器，必須使用元件例化。并仿真和硬件驗(yàn)證設(shè)計(jì)結(jié)果。（選作）采用QuatusⅡ的PLD設(shè)計(jì)方法首先在D盤創(chuàng)建一個(gè)個(gè)人文件夾，在個(gè)人文件夾下創(chuàng)建每個(gè)實(shí)驗(yàn)內(nèi)容的工作目錄。2.在QuatusⅡ中創(chuàng)建一個(gè)工程。3.子模塊設(shè)計(jì)：每個(gè)模塊可以用原理圖或HDL語言描述，對(duì)每個(gè)模塊進(jìn)行編譯、仿真，通過后然后生成模塊符號(hào)。4.頂層設(shè)計(jì)：創(chuàng)建一個(gè)頂層圖形文件，將各模塊符號(hào)放到圖中，添加輸入、輸出引腳，連線；編譯，仿真。5.給輸入、輸出引腳分配引腳號(hào)碼，編程下載。文件夾、工作目錄和工程名不能有空格和漢字！原理圖輸入法設(shè)計(jì)4位全加器---熟悉EDA設(shè)計(jì)流程注意事宜：1.首先在D盤創(chuàng)建個(gè)人文件夾任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程(project)，必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾，此文件夾將被QuartusII

默認(rèn)為工作庫(Work

Library)。同一工程的所有文件都必須放在同一文件夾中。文件夾所在路徑名和文件夾名中不能用中文，不能用空格，不能用括號(hào)（），可用下劃線_，最好也不要以數(shù)字開頭。

2.工程名與頂層文件的實(shí)體名建議工程項(xiàng)目名稱最好與頂層文件同名，同名為adder4b。

3.每次修改后都需要重新編譯。原理圖輸入法設(shè)計(jì)4位全加器---熟悉EDA設(shè)計(jì)流程注意事宜：4.功能仿真需要先生成功能仿真網(wǎng)表。

選擇菜單“Processing”中“SimulatorTool”選項(xiàng)，打開仿真器，將仿真模式設(shè)置為“Functional”，單擊“GenerateFunctionalSimulationNetlist”按鈕產(chǎn)生仿真網(wǎng)表。5.將未使用引腳指定為三態(tài)輸入。

菜單Assignments\Device，在Device頁面中單擊“Device&PinOptions”按鈕，打開“Device&PinOptions”對(duì)話框；選擇“UnusedPins”標(biāo)簽，在“Reserveallunusedpins”域中選擇“Asinputs,tri-stated”單選鈕。原理圖輸入法設(shè)計(jì)4位全加器---熟悉EDA設(shè)計(jì)流程計(jì)數(shù)器的設(shè)計(jì)與測(cè)試實(shí)驗(yàn)內(nèi)容1．設(shè)計(jì)分頻電路，編寫計(jì)數(shù)分頻的程序。用計(jì)數(shù)方式實(shí)現(xiàn)時(shí)鐘分頻。

先編寫一個(gè)輸入時(shí)鐘頻率10Hz，輸出時(shí)鐘頻率1Hz，分頻系數(shù)為10，仿真測(cè)試無誤后，再修改參數(shù)，改寫輸入50Mhz信號(hào)源，輸出時(shí)鐘頻率1Hz。

2．設(shè)計(jì)2位BCD碼計(jì)數(shù)器，計(jì)數(shù)0-99。

計(jì)數(shù)脈沖：利用分頻電路的輸出頻率1HZ，作為計(jì)數(shù)脈沖的輸入脈沖，計(jì)數(shù)0-99，通過仿真測(cè)試驗(yàn)證。

BCD碼(Binary-CodedDecimal?)亦稱二進(jìn)碼十進(jìn)數(shù)或二-十進(jìn)制代碼。用4位二進(jìn)制數(shù)來表示1位十進(jìn)制數(shù)中的0~9這10個(gè)數(shù)碼。

8421BCD碼是最基本和最常用的BCD碼，它和四位自然二進(jìn)制碼相似，各位的權(quán)值為8、4、2、1，故稱為有權(quán)BCD碼。即用0000~1001分別代表它所對(duì)應(yīng)的十進(jìn)制數(shù)，余下的六組代碼不用。

計(jì)數(shù)器的設(shè)計(jì)與測(cè)試計(jì)數(shù)器的設(shè)計(jì)與測(cè)試分頻器的設(shè)計(jì)----計(jì)數(shù)分頻設(shè)計(jì)兩個(gè)時(shí)鐘分頻電路輸入信號(hào)時(shí)鐘信號(hào)clki輸出信號(hào)輸出時(shí)鐘信號(hào)clko（1）假設(shè)輸入時(shí)鐘頻率10Hz(時(shí)鐘周期為0.1s)，設(shè)計(jì)分頻電路1，使輸出時(shí)鐘頻率1Hz(時(shí)鐘周期為1s)。仿真測(cè)試。（2）假設(shè)輸入時(shí)鐘頻率50MHz,設(shè)計(jì)分頻電路2，使輸出時(shí)鐘頻率1Hz(時(shí)鐘周期為1s)。在分頻電路1的基礎(chǔ)上修改參數(shù)。

輸入時(shí)鐘頻率10Hz，輸出時(shí)鐘頻率1Hz，分頻系數(shù)為10設(shè)計(jì)電路使輸出時(shí)鐘信號(hào)的前半周為低電平，后半周為高電平。提示：當(dāng)計(jì)數(shù)器計(jì)到分頻系數(shù)的一半時(shí)，計(jì)數(shù)器清零;

且clkout翻轉(zhuǎn)（clkout=~clkout;）。計(jì)數(shù)器的設(shè)計(jì)與測(cè)試---分頻電路設(shè)計(jì)計(jì)數(shù)器的設(shè)計(jì)與測(cè)試---分頻電路設(shè)計(jì)modulefp(clkin,clkout);inputclkin;outputclkout;reg

clkout;reg[30:0]count;always@(posedge

clkin)begin count<=count+1;

if(count==4) begin count<=0;

clkout<=~clkout; endendendmodule計(jì)數(shù)器的設(shè)計(jì)與測(cè)試modulefp(clkin,clkout);inputclkin;outputclkout;reg

clkout;reg[30:0]count;always@(posedge

clkin)begin count<=count+1;

if(count==24999999) begin count<=0;

clkout<=~clkout; endendendmodule譯碼器的設(shè)計(jì)與測(cè)試數(shù)碼管分共陰極與共陽極共陽極（公共端接高電平或+5V電壓）共陰極（公共端接低電平或接地）

共陽極:各段選為低電平（即0接地時(shí)）選中各數(shù)碼段.共陰極:各段選為高電平（即+5V接電源時(shí)）選中各數(shù)碼段

譯碼器的設(shè)計(jì)與測(cè)試譯碼器的設(shè)計(jì)與測(cè)試DE2開發(fā)板上的數(shù)碼管是共陽極的共陽極由0到F的編碼為:ucharcodetable[]={0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x90,0x88,0x83,0xc6,0xa1,0x86,0x8e};譯碼器的設(shè)計(jì)與測(cè)試程序參考LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITYdecl7sISPORT( d:IN STD_LOGIC_VECTOR(3 DOWNTO0); --輸入4位二進(jìn)制碼

seg:OUTSTD_LOGIC_VECTOR(7 DOWNTO0)--七段譯碼輸出);END;ARCHITECTUREONEOFdecl7sISSIGNALseg_r:STD_LOGIC_VECTOR(7DOWNTO0); --定義數(shù)碼管輸出寄存器譯碼器的設(shè)計(jì)與測(cè)試BEGIN

seg<=seg_r; --輸出數(shù)碼管譯碼結(jié)果

PROCESS(d) --七段譯碼BEGIN CASEdIS WHEN X"0"=> seg_r<=X"c0"; --顯示0 WHEN X"1"=> seg_r<=X"f9"; --顯示1 WHEN X"2"=> seg_r<=X"a4"; --顯示2 WHEN X"3"=> seg_r<=X"b0"; --顯示3 WHEN X"4"=> seg_r<=X"99"; --顯示4 WHEN X"5"=> seg_r<=X"92"; --顯示5 WHEN X"6"=> seg_r<=X"82"; --顯示6 WHEN X"7"=> seg_r<=X"f8"; --顯示7 WHEN X"8"=> seg_r<=X"80"; --顯示8 WHEN X"9"=> seg_r<=X"90"; --顯示9 WHEN X"a"=> seg_r<=X"88"; --顯示a WHEN X"b"=> seg_r<=X"83"; --顯示b WHEN X"c"=> seg_r<=X"c6"; --顯示c WHEN X"d"=> seg_r<=X"a1"; --顯示d WHEN X"e"=> seg_r<=X"86"; --顯示e WHEN X"f"=> seg_r<=X"8e"; --顯示f WHENOTHERS=>seg_r<=X"FF"; ENDCASE;ENDPROCESS;END;譯碼器的設(shè)計(jì)與測(cè)試moduleDec7s(a,q);input[3:0] a;output[7:0] q;

reg[7:0] q;always@(a)begin

case(a) 0:q=8'b11000000;

1:q=8'b11111001; 2:q=8'b10100100;

3:q=8'b10110000; 4:q=8'b10011001;

5:q=8'b10010010; 6:q=8'b10000010;

7:q=8'b11111000; 8:q=8'b10000000;

9:q=8'b10010000; 10:q=8'b10001000;

//11:q=8'b01111100; //12:q=8'b00111001; 13:q=8'b01011110; //14:q=8'b01111001; 15:q=8'b01110001;

endcaseendendmodule

計(jì)數(shù)器+譯碼器的設(shè)計(jì)與測(cè)試計(jì)數(shù)器+譯碼器的設(shè)計(jì)與測(cè)試兩位計(jì)數(shù)的模塊高低位用兩個(gè)計(jì)數(shù)模塊實(shí)現(xiàn)基于EDA的電子鐘總體設(shè)計(jì)基于EDA的電子鐘總體設(shè)計(jì)（不推薦）基于NiosII系統(tǒng)的實(shí)驗(yàn)一、簡單NiosII系統(tǒng)的設(shè)計(jì)---LCD顯示實(shí)驗(yàn)熟悉基于NiosII的SOPC系統(tǒng)的設(shè)計(jì)流程。悉NiosII的IDE調(diào)試過程。學(xué)習(xí)SOPCBuilder與NiosIIIDE的使用過程，了解SOPC的建立過程，明白如何在DE2上運(yùn)行簡單的C程序。

實(shí)驗(yàn)中頂層文件用Verilog語言二、基于NiosII系統(tǒng)的跑馬燈實(shí)驗(yàn)

實(shí)驗(yàn)中頂層文件用原理圖一、硬件開發(fā)流程二、軟件開發(fā)流程N(yùn)iosⅡ嵌入式處理器軟、硬件開發(fā)流程N(yùn)ios

ⅡDesignFlowSOPCBuilderGUIConnectBlocksProcessorLibraryCustomInstructionsPeripheralLibrarySelect&ConfigurePeripherals,IPIPModulesConfigureProcessorGenerateEDIFNetlistHDLSourceFilesTestbenchSynthesis&

FitterUserDesignOtherIPBlocksHardwareDevelopmentQuartusIIOn-ChipDebugSoftwareTraceHardBreakpointsSignalTapIIAlteraPLD

JTAG,Serial,orEthernetExecutableCodeHardwareConfigurationFileVerification&Debug（1）（2）（3）（4）CHeaderfilesCustomLibraryPeripheralDriversCompiler,Linker,DebuggerSoftwareDevelopmentUserCodeLibrariesRTOSGNUToolsNiosIIIDENiosⅡ嵌入式處理器軟、硬件開發(fā)流程一、硬件開發(fā)流程下載完硬件配置文件后，軟件開發(fā)者就可以把此開發(fā)板作為軟件開發(fā)的初期硬件平臺(tái)進(jìn)行軟件功能的開發(fā)驗(yàn)證了。（1）定義NiosⅡ嵌入式處理器系統(tǒng)：使用SOPCBuilder系統(tǒng)綜合軟件選取合適的CPU、存儲(chǔ)器以及外圍器件，并定制其功能。（2）指定目標(biāo)器件、分配引腳、編譯硬件：使用QuartusⅡ選取Altera器件系列，并對(duì)SOPCBuilder生成的HDL設(shè)計(jì)文件進(jìn)行布局布線；再選取目標(biāo)器件，分配管腳，進(jìn)行硬件編譯選項(xiàng)或時(shí)序約束的設(shè)置。編譯，生