2023年計算機組成原理期末考試題無答案

《計算機組成原理》期末考試試題06級計算機系五個班李國楨,任江濤，萬海一、填空題(每小題１分,共１0分)1.計算機系統(tǒng)是一個由和。組成的多級層次結(jié)構(gòu)。2.浮點數(shù)的尾數(shù)為0,不管其階碼為什么值,機器都把該浮點數(shù)當作解決。3．浮點補碼二進制加減運算左規(guī)操作的環(huán)節(jié)是：尾數(shù)移一位,階碼，直至尾數(shù)部分出現(xiàn)為止。４.設機器字長為８位,－1的補碼在整數(shù)定點機中表達為,在小數(shù)定點機中表達為。5.由容量為C的Cache和容量為M的主存儲器構(gòu)成的存儲系統(tǒng)的總?cè)萘繛?。６算術左移時最低位;邏輯左移時最低位。7．某DRAM芯片的容量為512K×８位，該芯片的地址線和數(shù)據(jù)線的總數(shù)是條。８.在程序查詢、程序中斷以及DMA三種工作方式中,優(yōu)先級別最高的是。９.光驅(qū)以"倍"作為基本數(shù)據(jù)傳輸率的單位,1"倍"＝。1０.CＰＵ響應中斷時要保護現(xiàn)場,涉及對程序計數(shù)器和寄存器的保護，前者是通過實現(xiàn),后者可通過實現(xiàn)。二、選擇題（每小題1分，共10分)1.按其數(shù)據(jù)流的傳遞過程和控制節(jié)拍來看,陣列乘法器可認為是(）。A.全串行運算的乘法器Ｂ.全并行運算的乘法器C．串－并行運算的乘法器Ｄ．并-串行運算的乘法器2.某計算機字長3２位，其存儲容量為4ＭB,若按半字編址，它的尋址范圍是()。A.0~4MBB.０～2MBC.0～2MＤ.0~1MB3.主存中的塊可以放入Cache中的惟一位置,這種高速緩存是()。A.全相聯(lián)B.組相聯(lián)C.段相聯(lián)D.直接相聯(lián)4.單地址指令為了完畢兩個數(shù)的算術運算，除地址碼指明的一個操作數(shù)外，另一個數(shù)需采用(）方式。A.堆棧尋址B．立即尋址C．隱含尋址Ｄ.間接尋址5．以下四種類型的指令中，執(zhí)行時間最長的是（）。A.RR型指令Ｂ．RＳ型指令C．程序控制指令D．SS型指令6.若一個8位組成的字符至少需要1０位來傳送,這是(）傳送方式。Ａ．同步B.異步C.并聯(lián)D.混合7.Ｉ／O采用統(tǒng)一編址時，進行輸入輸出操作的指令是()。A.控制指令B．訪存指令C．輸入輸出指令D.其他指令8.CPU響應中斷的時間是（)A.中斷源提出請求Ｂ.取指周期結(jié)束C.執(zhí)行周期結(jié)束9．CRT的顏色素為256色，則刷新存儲器每個單元的字長是()。A．256位B．16位C.８位D.７位10．由于ＣPU內(nèi)部操作的速度較快,而ＣPU訪問一次存儲器的時間較長,因此機器周期通常由（)來擬定。Ａ.指令周期B.存儲周期Ｃ.間址周期D.總線周期三、判斷題（對的的打"√"；錯誤的打"×"。每小題1分,共1０分）1.通常把各寄存器與運算器之間傳送信息的通路稱為數(shù)據(jù)通路。（)2.已知[x]移和［y]移，可以直接導出［ｘ]移＋[y]移=[ｘ＋y]移。（)3.算術右移保持最高位不變,而邏輯右移則最高位補０。(）4.在控制器的信號中,相斥的信號是可以同時出現(xiàn)的信號(）５.在串行定點補碼乘法器中,被乘數(shù)的符號和乘數(shù)的符號都參與運算（)。6.控制存儲器用來存放實現(xiàn)指令系統(tǒng)的所有數(shù)據(jù)和程序。（）7.設立中斷屏蔽位是為了由操作系統(tǒng)來動態(tài)改變中斷響應的優(yōu)先級。()8.水平型微指令可以在一條微指令中定義并執(zhí)行多個并行操作的微命令。（)9.異步傳輸和同步傳輸都是以數(shù)據(jù)塊為傳輸單位。（）10.三總線結(jié)構(gòu)指的是由地址總線、數(shù)據(jù)總線和控制總線組成的計算機（)。四、計算或回答下列問題(每小題10分,共70分)１．已知2［Ｘ]補＝1.0101０0１,１/2[Y］補＝1.０10１1０0０，(1）用變形補碼計算：［X]補+[Y]補,判斷結(jié)果有無溢出。（2）畫出實現(xiàn)補碼定點加減法（具有溢出判斷)的硬件結(jié)構(gòu)圖。２.有一個具有14位地址和8位字長的存儲器,問：（1）該存儲器能存儲多少字節(jié)的信息？(2）假如存儲器由1K４位SRAM芯片組成，需要多少片？(3）需要地址多少位作芯片選擇?3.CＰU執(zhí)行一段程序時,cache完畢存取的次數(shù)為３800次，主存完畢存取的次數(shù)為20０次，已知cache存取周期為50ns,主存為２50ns,求cacｈe／主存系統(tǒng)的效率和平均訪問時間。4.一臺解決機具有如下指令字格式:其中Ｘ指定尋址模式，寄存器長度為１6位,主存最大容量為256K字。(1)假設不用通用寄存器也能直接訪問到主存的每一個操作數(shù)，請問地址碼字段應分派多少位？(2）假設X=11時，指定的那個通用寄存器用作基值寄存器，請?zhí)岢鲆粋€硬件設計方案,使得被指定的通用寄存器能訪問１M主存空間的每一個單元。５．指令流水線有取指(ＩF)、譯碼(ＩD)、執(zhí)行（EX）、訪存(MＥM)寫回（WＢ)五個過程段,共有１２條指令連續(xù)輸入此流水線。(1）畫出流水線時空圖,假設時鐘周期100ns;（2)求流水線的實際吞吐率(單位時間里執(zhí)行完畢的指令數(shù)）;（３)求流水解決器的加速比。6．在一個８級中斷的系統(tǒng)中,硬件中斷響應從高到低的優(yōu)先順序是１２345678，設立中斷屏蔽寄存器后，中斷響應的優(yōu)先順序變成1３57246８。假如CPU在執(zhí)行一個應用程序時有5、6、7、８級的4個中斷同時到達,CPＵ在按優(yōu)先順序解決到第３個中斷請求的過程中又有一個3級中斷請求到達ＣPU。試設計各級中斷解決程序的中斷屏蔽位，并畫出CＰU響應這些中斷的順序示意圖。