第七章門電路和組合邏輯電路

第七章門電路和組合邏輯電路第一節(jié)分立元件門電路第二節(jié)TTL集成門電路第三節(jié)CMOS集成門電路第六節(jié)典型的集成組合邏輯電路第五節(jié)組合邏輯電路的分析與設(shè)計第四節(jié)集成邏輯門電路使用中的幾個實際問題門電路的輸入信號和輸出信號之間存在著一定的邏輯關(guān)系，所以門電路又稱為邏輯門電路

最基本的門電路:“與”、“或”、“非”門電路可由二極管、晶體管分立元件組成，或集成電路

第七章門電路和組合邏輯電路第一節(jié)分立元件門電路采用正邏輯設(shè)高電平（約3V）為1，低電平（0V）為0；二極管為理想元件，正向?qū)ü軌航禐?V；晶體管工作在截止或飽和導(dǎo)通狀態(tài)，飽和導(dǎo)通時集射極電壓100VUCC高電平低電平一、二極管“與”門電路輸入全為“1”，輸出為“1”輸入不全為“1”，輸出為“0”0V0V0V0V0V3V+U12VRVDAVDCABFVDBC3V3V3V0V00000010101011001000011001001111ABFC“與”門邏輯狀態(tài)表0V3VF=ABC邏輯表達式：

即有“0”出“0”

全“1”出“1”二、二極管“或”門電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABFC“或”門邏輯狀態(tài)表3V3V-U12VRVDAVDCABFVDBC輸入全為“0”，輸出

為“0”輸入有一個“1”，輸出為“1”F=A+B+C邏輯表達式：

即有“1”出“1”

全“0”出“0”三、晶體管“非”門電路+UCC-UBBARKRBRCFT

1

0截止飽和邏輯表達式：F=A“0”10“1”“0”“1”AF“非”

門邏輯狀態(tài)表邏輯符號1AF邏輯式：四“與非”門電路第二節(jié)TTL集成門電路(Transister-Transister-Logic)

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門、特性和參數(shù)。有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABFC“與非”門邏輯狀態(tài)表F=ABC“與非”門4輸入二“與非”門CT74LS202輸入四“與非”門

CT74LS00一.TTL集成“與非”門1.集成“與非”門管腳圖電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CDE2.主要參數(shù)電壓傳輸特性測試電路01231234

Ui

/VUO/V&+5VUiUoVVABABCDE典型值3.6V，2.4V為合格典型值0.3V，0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL(1)輸出高電平電壓UOH和輸出低電平電壓UOLUO/V01231234

Ui

/VABDE允許疊加干擾UOFF

UOFF是保證輸出為額定高電平的90%時所對應(yīng)的最大輸入低電平電壓。0.9UOH輸入低電平電壓UIL01231234

Ui

/VUO/V(2)開門電平UON和關(guān)門電平UOFF

：ABDEUOFF

UOFF是保證輸出為額定高電平的90%時所對應(yīng)的最大輸入低電平電壓。0.9UOH01231234

Ui

/VUO/V(2)開門電平UON和關(guān)門電平UOFF

：

UON是保證輸出為額定低電平時所對應(yīng)的最小輸入高電平電壓。UONABDE低電平噪聲容限電壓UNL:保證輸出高電平電壓不低于額定值90%的條件下所允許疊加在輸入低電平電壓上的最大噪聲（或干擾）電壓。

UNL=UOFF–UIL允許疊加干擾定量說明門電路抗干擾能力UOFF0.9UOH輸入低電平電壓UIL01231234

Ui

/VUO/V(3)低電平噪聲容限UNL高電平噪聲容限UNH輸入高電平電壓UIHAB高電平噪聲容限電壓UNH保證輸出低電平電壓的條件下所允許疊加在輸入高電平電壓上的最大噪聲（或干擾）電壓。UNH=UIH–UON允許疊加干擾UON

UON是保證輸出為額定低電平時所對應(yīng)的最小輸入高電平電壓。DE01231234

Ui

/VUO/V

指一個“與非”門能帶同類門的最大數(shù)目，它表示帶負載的能力。對于TTL“與非”門NO

8。(5)輸入高電平電流IIH和輸入低電平電流IIL

當某一輸入端接高電平，其余輸入端接低電平時，流入該輸入端的電流，稱為高電平輸入電流IIH（A）。

當某一輸入端接低電平，其余輸入端接高電平時，流出該輸入端的電流，稱為低電平輸入電流IIL（mA）。（4）扇出系數(shù)NO（6）平均傳輸延遲時間tpd

50%50%tpd1tpd2

TTL的tpd

約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO&FEBA邏輯符號0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)三態(tài)輸出“與非”狀態(tài)表ABEF輸出高阻功能表二、三態(tài)輸出TTL“與非”門電路三態(tài)門應(yīng)用：可實現(xiàn)用一條總線分時傳送幾個不同的數(shù)據(jù)或控制信號?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B1有源負載&FCBA三、集電極開路的“與非”門OC門的特點：1.輸出端可直接驅(qū)動負載2.幾個輸出端可直接相聯(lián)簡稱OC門邏輯符號1.輸出端可直接驅(qū)動負載2.幾個輸出端可直接相聯(lián)“1”“0”“0”“0”“0”如：F&CBAKA+24VKA~220&A1B1C1F1&A2B2C2F2&A3B3C3F3URLF一般不允許將多余的輸入端懸空1）對“與”門、“與非”門電路，應(yīng)將多余輸入端經(jīng)一電阻或直接接電源正端；2）對“或”門、“或非”門電路，應(yīng)將多余輸入端接“地”；3）如果前級有足夠的驅(qū)動能力，也可將多余輸入端與信號輸入端聯(lián)在一起。五、門電路多余輸入端的處理第五節(jié)

組合邏輯電路的分析與設(shè)計

組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2F2F1Fn......組合邏輯電路輸入輸出一、組合邏輯電路的分析

(1)由已知的邏輯圖，逐級寫出邏輯表達式(2)邏輯化簡與邏輯變換(3)由化簡后的邏輯最簡式列真值表(4)依真值表分析電路的邏輯功能已知邏輯電路確定邏輯功能分析步驟：例1：分析下圖的邏輯功能

(1)寫出邏輯表達式F=F2F3=AABBAB...AB..AB.A..ABBF1.AB&&&&FF3F2..(2)應(yīng)用邏輯代數(shù)化簡F=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..

(3)列邏輯狀態(tài)表ABF001100111001F=AB+AB=AB邏輯式

(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABF邏輯符號(1)寫出邏輯式例2：分析下圖的邏輯功能.A

B.F=ABAB

.A?B化簡&&11.BAF&A

B

=AB+AB

(2)列邏輯狀態(tài)表F=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABF邏輯符號=ABABF001100100111例3：分析下圖的邏輯功能F&&1.BA&C101AA寫出邏輯式：=AC+BCF=AC?BC設(shè)：C=1封鎖打開選通A信號BF&&1.BA&C011設(shè)：C=0封鎖選通B信號打開例3：分析下圖的邏輯功能B寫出邏輯式：=AC+BCF=AC?BC二、組合邏輯電路的設(shè)計根據(jù)邏輯功能要求邏輯電路設(shè)計

(1)根據(jù)給定的邏輯要求列真值表表

(2)根據(jù)真值表寫出邏輯表達式

(3)化簡邏輯式，并按規(guī)定的邏輯門進行變換

(4)畫出相應(yīng)的邏輯電路圖設(shè)計步驟如下：例1：設(shè)計三人表決電路,多數(shù)人同意，通過；否則不通過。真值表輸出為F，多數(shù)贊成時是“1”，否則是“0”。

設(shè)A、B、C分別表示三人態(tài)度:

同意為“1”，不同意為“0”；

根據(jù)邏輯要求列狀態(tài)表(2)由狀態(tài)表寫出邏輯式真值表

(3)化簡邏輯式可得：或由卡圖諾可得相同結(jié)果ABC00100111101111(4)根據(jù)邏輯表達式畫出邏輯圖。&1&&ABBCF若用與或門實現(xiàn)&&&&ABCF若用與非門實現(xiàn)例2:

某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。

設(shè)：A、B、C分別表示三個車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運行為“1”，不運行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。開工“1”不開工“0”運行“1”不運行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果

(3)化簡邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101(4)用“與非”門構(gòu)成邏輯電路

由邏輯表達式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡。ABC00100111101111(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2例3、設(shè)醫(yī)院某科有A、B、C、D共4個監(jiān)護病房，在護士值班室對應(yīng)設(shè)置4個呼喚指示燈L1、L2、L3、L4。要求當A病房有呼喚時，無論其他病房是否有呼喚，只有L1燈亮；當A病房無呼喚，而B病房有呼喚時，無論C、D病房是否有呼喚，只有L2燈亮；當A、B病房無呼喚，而C病房有呼喚時，無論D病房是否有呼喚，只有L3燈亮；只有當A、B、C病房無呼喚，而D病房有呼喚時，L4燈才亮。試畫出滿足上述要求的優(yōu)先照顧病重患者的呼喚邏輯圖。解先設(shè)A、B、C、D病房有呼喚為1，無呼喚為0。L1、L2、L3、L4呼喚指示燈亮為1，滅為0。ABCDL1L2L3L41ХХХ100001ХХ0100001Х001000010001真值表一、加法器二進制

十進制：0~9十個數(shù)碼，“逢十進一”。在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。在數(shù)字電路中，為了把電路的兩個狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對應(yīng)起來，采用二進制。二進制：0，1兩個數(shù)碼，“逢二進一”。第六節(jié)典型的集成組合邏輯電路加法器:

實現(xiàn)二進制加法運算的電路進位如：0

0

0

0

11+10101010不考慮低位來的進位半加器實現(xiàn)要考慮低位來的進位全加器實現(xiàn)1、半加器

半加：實現(xiàn)兩個一位二進制數(shù)相加，不考慮來自低位的進位。AB兩個輸入表示兩個同位相加的數(shù)兩個輸出SC表示半加和表示向高位的進位邏輯符號：半加器：COABSC半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達式邏輯圖&=1..ABSC若用與非門實現(xiàn)共用五個兩輸入與非門2、全加器輸入Ai表示兩個同位相加的數(shù)BiCi-1表示低位來的進位輸出表示本位和表示向高位的進位CiSi全加：實現(xiàn)兩個一位二進制數(shù)相加，且考慮來自低位的進位。邏輯符號：

全加器：AiBiCi-1SiCiCOCI(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111>1BiAiCi-1SiCiCOCO半加器構(gòu)成的全加器3、多位加法器低位全加器的進位輸出CO接到高位的進位輸入CI，任意一位的加法運算必須在低一位的運算完成之后才能進行，故稱為串行進位。

4位串行進位加法器二、編碼器

把二進制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進制代碼有2n

種組合，可以表示2n

個信息。要表示N個信息所需的二進制代碼應(yīng)滿足

2nN1、二進制編碼器將輸入信號編成二進制代碼的電路。2n個n位編碼器高低電平信號二進制代碼(1)分析要求：

輸入有8個信號，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進制代碼。例：設(shè)計一個編碼器，滿足以下要求：(1)將I0、I1、…I78個信號編成二進制代碼。(2)編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。(3)

設(shè)輸入信號高電平有效。001011101000010100110111I0I1I2I3I4I5I6I7

(2)列編碼表：輸入輸出Y2

Y1

Y0

(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7

(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0將十進制數(shù)0~9編成二進制代碼的電路2、二–

十進制編碼器表示十進制數(shù)4位10個編碼器高低電平信號二進制代碼

列編碼表：四位二進制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個數(shù)碼，最常用的是8421碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.

=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0

法二：十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K×10S001S12S23S34S45S56S67S78S89S9

當有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進行編碼。即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進行編碼，而對其它優(yōu)先級別低的信號不予理睬。優(yōu)先編碼器CT74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y3

1111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111

110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110例:CT74LS147集成優(yōu)先編碼器(10線-4線)T4147引腳圖低電平有效16151413121110912345678CT74LS4147三、譯碼器和數(shù)字顯示譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號。1、二進制譯碼器8個3位譯碼器二進制代碼高低電平信號狀態(tài)表

例：三位二進制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出寫出邏輯表達式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作總線譯碼器工作工作原理：(以A0A1=00為例)000總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門脫離總線數(shù)據(jù)全為“1”總線

2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作工作原理：(以A0A1=00為例)000脫離總線數(shù)據(jù)全為“1”CT74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端

輸入輸出SA0A1Y0110000011001101110139功能表Y1Y2Y3111011101110111CT74LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時譯碼器工作輸出低電平有效T3138(74LS138)的功能表譯中為“0”，輸出為低電平低電平有效禁止譯碼譯碼工作高電平有效

★構(gòu)成邏輯函數(shù)最小項發(fā)生器如果將一邏輯函數(shù)的輸入變量加到譯碼器的譯碼輸入端，則譯碼器的每一個輸出端都對應(yīng)一個邏輯函數(shù)的最小項。

輸入變量m0ABCm1m2m3m4m5m6m7例1

用譯碼器T3138(74LS138)實現(xiàn)組合邏輯電路F（A,B,C）=∑m(2,3,6,7)

(2）將函數(shù)F轉(zhuǎn)換成最小項表達式(3)利用摩根定律變換將三個控制端按允許譯碼條件進行處理(4)將A、B、C對應(yīng)片子輸入端A2、A1、A0

,并將2，3，6，7的輸出作為與非門輸入，便得到邏輯函數(shù)F。例2：試用兩片3線－8線譯碼器74LS138(T3138)組成4線/16線譯碼器，將輸入的4位二進制代碼D3D2D1D0譯成16個獨立的低電平信號Z0～Z15。Y0Y1Y2Y7S2Y374LS138(1)Z5Z0Z6Z1Z7Z3Z2Z4Y4Y5Y6S3S1A0A1A2Y0Y1Y2Y7S2Y374LS138(2)Z13Z8Z14Z9Z15Z11Z10Z12Y4Y5Y6S3S1A0A1A2D0D1D2D3+5v★譯碼器的擴展D3=0時，片(1)工作，片(2)禁止D3=1時，片(1)禁止，片(2)工作譯出0000～0111八個代碼譯出1000～1111八個代碼

二-十進制譯碼器將4位二進制代碼輸入的BCD碼譯成十個輸出信號。二－十進制譯碼器74LS42邏輯圖2.二-十進制譯碼器又稱4線／10線譯碼器根據(jù)邏輯圖得到：二-十進制譯碼器74LS42的真值表譯中為0拒絕偽碼P155表7-173.

顯示譯碼器

在數(shù)字電路中，常常需要把運算結(jié)果用十進制數(shù)顯示出來，這就要用顯示譯碼器。二十進制代碼譯碼器驅(qū)動器顯示器gfedcba例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時發(fā)光高電平時發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg

（1）七段字形數(shù)碼顯示器Q3Q2Q1Q0agfedcb譯碼器二十進制代碼(共陰極)100101111