微機原理第04章

第4章2/6/20231第4章：微處理器外部特性教學重點最小組態(tài)下的基本引腳最小組態(tài)下的總線形成最小組態(tài)下的總線時序2/6/202324.18088的引腳信號和總線形成外部特性表現(xiàn)在其引腳信號上，學習時請?zhí)貏e關(guān)注以下幾個方面：指引腳信號的定義、作用；通常采用英文單詞或其縮寫表示信號從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效?上升、下降邊沿有效?輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)⑶有效電平⑷三態(tài)能力⑵信號的流向⑴引腳的功能2/6/202334.1.18088的兩種組態(tài)模式兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)最小組態(tài)模式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)8088本身提供所有的系統(tǒng)總線信號最大組態(tài)模式構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)例如可以接入數(shù)值協(xié)處理器80878088和總線控制器8288共同形成系統(tǒng)總線信號2/6/202344.1.18088的兩種組態(tài)模式（續(xù)）兩種組態(tài)利用MN/MX*引腳區(qū)別MN/MX*接高電平為最小組態(tài)模式MN/MX*接低電平為最大組態(tài)模式兩種組態(tài)下的內(nèi)部操作并沒有區(qū)別IBMPC/XT采用最大組態(tài)本課程以最小組態(tài)展開基本原理通常在信號名稱加上劃線（如：MX）或星號（如：MX*）表示低電平有效2/6/202358088的引腳圖12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALE(QS0)INTA(QS1)TEST*READYRESET80882/6/202364.1.2最小組態(tài)的引腳信號分類學習這40個引腳（總線）信號數(shù)據(jù)和地址引腳讀寫控制引腳中斷請求和響應(yīng)引腳總線請求和響應(yīng)引腳其它引腳2/6/202371.數(shù)據(jù)和地址引腳AD7~AD0（Address/Data）地址/數(shù)據(jù)分時復用引腳，雙向、三態(tài)在訪問存儲器或外設(shè)的總線操作周期中，這些引腳在第一個時鐘周期輸出存儲器或I/O端口的低8位地址A7~A0其他時間用于傳送8位數(shù)據(jù)D7~D02/6/202381.數(shù)據(jù)和地址引腳（續(xù)1）A15~A8（Address）

中間8位地址引腳，輸出、三態(tài)這些引腳在訪問存儲器或外設(shè)時，提供全部20位地址中的中間8位地址A15~A82/6/202391.數(shù)據(jù)和地址引腳（續(xù)2）A19/S6~A16/S3（Address/Status）地址/狀態(tài)分時復用引腳，輸出、三態(tài)這些引腳在訪問存儲器的第一個時鐘周期輸出高4位地址A19~A16在訪問外設(shè)的第一個時鐘周期全部輸出低電平無效其他時間輸出狀態(tài)信號S6~S32/6/2023102.讀寫控制引腳ALE（AddressLatchEnable）地址鎖存允許，輸出、三態(tài)、高電平有效ALE引腳高有效時，表示復用引腳：AD7~AD0和A19/S6~A16/S3正在傳送地址信息由于地址信息在這些復用引腳上出現(xiàn)的時間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來2/6/2023112.讀寫控制引腳（續(xù)1）IO/M*（InputandOutput/Memory）

I/O或存儲器訪問，輸出、三態(tài)該引腳輸出高電平時，表示CPU將訪問I/O端口，這時地址總線A15~A0提供16位I/O口地址該引腳輸出低電平時，表示CPU將訪問存儲器，這時地址總線A19~A0提供20位存儲器地址2/6/2023122.讀寫控制引腳（續(xù)2）WR*（Write）

寫控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在寫出數(shù)據(jù)給存儲器或I/O端口RD*（Read）讀控制，輸出、三態(tài)、低電平有效有效時，表示CPU正在從存儲器或I/O端口讀入數(shù)據(jù)2/6/2023132.讀寫控制引腳（續(xù)3）IO/M*、WR*和RD*是最基本的控制信號組合后，控制4種基本的總線周期總線周期IO/M*WR*RD*存儲器讀低高低存儲器寫低低高I/O讀高高低I/O寫高低高2/6/2023142.讀寫控制引腳（續(xù)4）READY存儲器或I/O口就緒，輸入、高電平有效總線操作周期中，CPU會測試該引腳如果測到高有效，CPU直接進入下一步如果測到無效，CPU將插入等待周期等待周期中仍然要監(jiān)測READY信號，確定是否繼續(xù)插入等待周期2/6/2023152.讀寫控制引腳（續(xù)5）DEN*（DataEnable）

數(shù)據(jù)允許，輸出、三態(tài)、低電平有效有效時，表示當前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來控制對數(shù)據(jù)總線的驅(qū)動DT/R*（DataTransmit/Receive）數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)該信號表明當前總線上數(shù)據(jù)的流向高電平時數(shù)據(jù)自CPU輸出（發(fā)送）低電平時數(shù)據(jù)輸入CPU（接收）2/6/2023162.讀寫控制引腳（續(xù)6）SS0*（SystemStatus0）

最小組態(tài)模式下的狀態(tài)輸出信號它與IO/M*和DT/R*一道，通過編碼指示CPU在最小組態(tài)下的8種工作狀態(tài)：1.取指 5.中斷響應(yīng)2.存儲器讀 6.I/O讀3.存儲器寫 7.I/O寫4.過渡狀態(tài) 8.暫停2/6/2023173.中斷請求和響應(yīng)引腳INTR（InterruptRequest）可屏蔽中斷請求，輸入、高電平有效有效時，表示請求設(shè)備向CPU申請可屏蔽中斷該中斷請求是否響應(yīng)受控于IF（中斷允許標志）、可以被屏蔽掉2/6/2023183.中斷請求和響應(yīng)引腳（續(xù)1）INTA*（InterruptAcknowledge）可屏蔽中斷響應(yīng)，輸出、低電平有效有效時，表示來自INTR引腳的中斷請求已被CPU響應(yīng)，CPU進入中斷響應(yīng)周期2/6/2023193.中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-MaskableInterrupt）不可屏蔽中斷請求，輸入、上升沿有效有效表示外界向CPU申請不可屏蔽中斷該中斷請求不能被CPU屏蔽，所以優(yōu)先級別高于INTR（可屏蔽中斷）主機與外設(shè)進行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障2/6/2023204.總線請求和響應(yīng)引腳HOLD總線保持（即總線請求），輸入、高電平有效有效時，表示總線請求設(shè)備向CPU申請占有總線該信號從有效回到無效時，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán)2/6/2023214.總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowledge）總線保持響應(yīng)（總線響應(yīng)），輸出、高電平有效有效表示CPU已響應(yīng)總線請求并已將總線釋放此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán)2/6/2023225.其它引腳RESET復位請求，輸入、高電平有效該信號有效，將使CPU回到其初始狀態(tài)；當他再度返回無效時，CPU將重新開始工作8088復位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H2/6/2023235.其它引腳（續(xù)1）CLK（Clock）

時鐘輸入系統(tǒng)通過該引腳給CPU提供內(nèi)部定時信號8088的標準工作時鐘為5MHzIBMPC/XT機的8088采用了4.77MHz的時鐘，其時鐘周期約為210ns2/6/2023245.其它引腳（續(xù)2）Vcc電源輸入，向CPU提供＋5V電源GND接地，向CPU提供參考地電平MN/MX*（Minimum/Maximum）組態(tài)選擇，輸入接高電平時，8088引腳工作在最小組態(tài)；反之，8088工作在最大組態(tài)2/6/2023255.其它引腳（續(xù)3）TEST*測試，輸入、低電平有效該引腳與WAIT指令配合使用。使用協(xié)處理器8087時，通過該引腳和WAIT指令，可使8088與8087的操作保持同步2/6/202326“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號可以分成三類信號8位數(shù)據(jù)線：D0~D720位地址線：A0~A19控制線：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有問題！2/6/202327“引腳”提問提問之一：CPU引腳是如何與外部連接的呢？

提問之二：CPU引腳是如何相互配合，實現(xiàn)總線操作、控制系統(tǒng)工作的呢？問題一解答：總線形成（第4.1.3節(jié)）問題二解答：總線時序（第4.2節(jié)）2/6/202328AD7~AD0A15~A8A19/S6~A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*4.1.3最小組態(tài)的總線形成（1）20位地址總線——采用3個三態(tài)透明鎖存器8282進行鎖存和驅(qū)動（2）8位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進行驅(qū)動（3）系統(tǒng)控制信號——由8088引腳直接提供補充2/6/202329補充：三態(tài)門和D觸發(fā)器三態(tài)門和以D觸發(fā)器形成的鎖存器是微機接口電路中最常使用的兩類邏輯電路三態(tài)門的作用：功率放大、導通開關(guān)器件共用總線時，一般使用三態(tài)電路：需要使用總線的時候打開三態(tài)門；不使用的時候關(guān)閉三態(tài)門，使之處于高阻D觸發(fā)器的作用：信號保持，導通開關(guān)三態(tài)鎖存2/6/202330三態(tài)緩沖器（三態(tài)門）T為低電平時：輸出為高阻抗（三態(tài)）T為高電平時：輸出為輸入的反相TAF表示反相或低電平有效TAFTAFTAF三態(tài)門具有單向?qū)ê腿龖B(tài)的特性2/6/202331常用集成電路芯片74LS244雙4位單向緩沖器分成4位的兩組每組的控制端連接在一起控制端低電平有效輸出與輸入同相每一位都是一個三態(tài)門，每4個三態(tài)門的控制端連接在一起2/6/202332雙向三態(tài)緩沖器ABTOE*OE*＝0，導通T＝1A→BT＝0A←BOE*＝1，不導通雙向三態(tài)門具有雙向?qū)ê腿龖B(tài)的特性2/6/202333Intel8286OE*＝0，導通T＝1A→BT＝0A←BOE*＝1，不導通每一位都是一個雙向三態(tài)門，8位具有共同的控制端8位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相2/6/202334常用集成電路芯片74LS2458位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相E*＝0，導通DIR＝1A→BDIR＝0A←BE*＝1，不導通74LS245與Intel8286功能一樣2/6/202335D觸發(fā)器DQCQ電平鎖存DQCQ上升沿鎖存負脈沖的上升沿DQCQSR帶有異步置位清零的電平控制的鎖存器電平鎖存：高電平通過，低電平鎖存上升沿鎖存：通常用負脈沖觸發(fā)鎖存2/6/202336常用集成電路芯片74LS273具有異步清零的TTL上升沿鎖存器每一位都是一個D觸發(fā)器，8個D觸發(fā)器的控制端連接在一起2/6/202337三態(tài)緩沖鎖存器（三態(tài)鎖存器）TADQCB鎖存環(huán)節(jié)緩沖環(huán)節(jié)2/6/202338Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個三態(tài)鎖存器，8個三態(tài)鎖存器的控制端連在一起2/6/202339常用集成電路芯片74LS373具有三態(tài)輸出的TTL電平鎖存器LE電平鎖存引腳OE*輸出允許引腳74LS373與Intel8282功能一樣2/6/2023404.1.3最小組態(tài)的總線形成AD7~AD0A15~A8A19/S6~A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*2/6/2023411.20位地址總線的形成采用3個8282進行鎖存和驅(qū)動Intel8282是三態(tài)透明鎖存器，類似有Intel8283和通用數(shù)字集成電路芯片373三態(tài)輸出：輸出控制信號有效時，允許數(shù)據(jù)輸出；無效時，不允許數(shù)據(jù)輸出，呈高阻狀態(tài)透明：鎖存器的輸出能夠跟隨輸入變化2/6/2023422.8位數(shù)據(jù)總線的形成采用數(shù)據(jù)收發(fā)器8286進行雙向驅(qū)動

Intel8286是8位三態(tài)雙向緩沖器，類似功能的器件還有Intel8287、通用數(shù)字集成電路245等另外，接口電路中也經(jīng)常使用三態(tài)單向緩沖器，例如通用數(shù)字集成電路244就是一個常用的雙4位三態(tài)單向緩沖器2/6/2023433.系統(tǒng)控制信號的形成由8088引腳直接提供因為基本的控制信號8088引腳中都含有例如：IO/M*、WR*、RD*等其它信號的情況看詳圖2/6/2023444.28088的總線時序時序（Timing）是指對信號隨時間變化的規(guī)律及信號間相互關(guān)系的描述。CPU時序決定系統(tǒng)各部件間的同步和定時總線時序描述CPU引腳如何實現(xiàn)總線操作什么是總線操作？2/6/2023454.28088的總線時序（續(xù)1）總線操作是指CPU通過總線對外的各種操作8088的總線操作主要有：存儲器讀、I/O讀操作存儲器寫、I/O寫操作中斷響應(yīng)操作總線請求及響應(yīng)操作CPU正在進行內(nèi)部操作、并不進行實際對外操作的空閑狀態(tài)Ti描述總線操作的微處理器時序有三級指令周期→總線周期

→時鐘周期2/6/2023464.28088的總線時序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。一個指令周期包含若干個總線周期總線周期是指CPU通過總線操作與外部（存儲器或I/O端口）進行一次數(shù)據(jù)交換的過程時鐘周期是系統(tǒng)時鐘CLK頻率的倒數(shù)。8088的基本總線周期需要4個時鐘周期4個時鐘周期編號為T1、T2、T3和T4總線周期中的時鐘周期也被稱作“T狀態(tài)”時鐘周期的時間長度就是時鐘頻率的倒數(shù)當需要延長總線周期時插入等待狀態(tài)TwCPU進行內(nèi)部操作，沒有對外操作時，其引腳就處于空閑狀態(tài)Ti何時有總線周期？2/6/2023474.28088的總線時序（續(xù)3）任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲單元為操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期CPU響應(yīng)可屏蔽中斷時生成中斷響應(yīng)總線周期2/6/2023484.28088的總線時序（續(xù)4）總線操作中如何實現(xiàn)時序同步是關(guān)鍵CPU總線周期采用同步時序：各部件都以系統(tǒng)時鐘信號為基準當相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器）CPU與外設(shè)接口常采用異步時序，它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作2/6/2023494.2.1最小組態(tài)的總線時序本節(jié)展開微處理器最基本的4種總線周期存儲器讀總線周期存儲器寫總線周期I/O讀總線周期I/O寫總線周期2/6/202350存儲器寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出20位存儲器地址A19~A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)——輸出控制信號WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送2/6/202351I/O寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)0000S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)——輸出控制信號WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送2/6/202352存儲器讀總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*RD*T1狀態(tài)——輸出20位存儲器地址A19~A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)——輸出控制信號RD*T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送2/6/202353I/O讀總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)S6~S3READY（高電平）IO/M*RD*0000T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)——輸出控制信號RD*T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送2/6/202354等待狀態(tài)Tw同步時序通過插入等待狀態(tài)，來使速度差別較大的兩部分保持同步在讀寫總線周期中，判斷是否插入Tw1.在T3的前沿檢測READY引腳是否有效2.如果READY無效，在T3和它T4之間插入一個等效于T3的Tw，轉(zhuǎn)13.如果READY有效，執(zhí)行完該T狀態(tài)，進入T4狀態(tài)2/6/2023554.5微機系統(tǒng)總線微機系統(tǒng)采用總線結(jié)構(gòu)。系統(tǒng)中主要部件通過系統(tǒng)總線相互連接、實現(xiàn)數(shù)據(jù)傳輸，并使微機系統(tǒng)具有組態(tài)靈活、易于擴展等諸多優(yōu)點廣泛應(yīng)用的總線都實現(xiàn)了標準化，便于互連各個部件時遵循共同的總線規(guī)范。接口的任一方只需要根據(jù)總線標準的要求來實現(xiàn)和完成接口的功能，而不必了解對方的接口方式。總線接口也是一種通用的接口技術(shù)2/6/2023564.5.1微機總線概述總線連接方法廣泛用于微機系統(tǒng)的各個連接層次上大規(guī)模集成電路芯片內(nèi)部（如微處理器的內(nèi)部總線），主機板中微處理器、存儲器及I/O接口電路之間——芯片總線

主機模板與各種接口模板之間——內(nèi)總線

微機系統(tǒng)之間以及微機系統(tǒng)與外部設(shè)備之間

——外總線2/6/202357⑴芯片總線（ChipBus）一個大規(guī)模集成電路芯片內(nèi)部，或一個較小系統(tǒng)中各種不同器件連接在一起的總線；用于芯片級互連芯片總線也稱為局部總線（LocalBus）微處理器的引腳信號就是芯片總線微處理器內(nèi)部的控制器、運算器、寄存器之間，還有系統(tǒng)主機板上CPU、存儲器、接口電路等之間通常就是利用芯片級總線互連的圖示2/6/202358⑵內(nèi)總線（InternalBus）微機系統(tǒng)中模板與模板間連接的總線，是微機系統(tǒng)所特有的總線；用于模板級互連內(nèi)總線也被稱為板級總線或系統(tǒng)總線（SystemBus）多數(shù)已實現(xiàn)標準化，例如STD總線、ISA總線等。微機主板的各種擴展插槽多屬于內(nèi)總線圖示2/6/202359⑶外總線（ExternalBus）微機系統(tǒng)之間或微機系統(tǒng)與其外設(shè)通信的總線，用于設(shè)備級互連外總線過去又稱為通信總線，主要指串行通信總線，例如RS-232現(xiàn)在，外總線的意義常延伸為外設(shè)總線，主要用于連接各種外設(shè)外總線種類較多，常與特定設(shè)備有關(guān)，例如IEEE488智能儀器儀表并行總線（又稱為G