DDS信號(hào)發(fā)生器課件

DDS信號(hào)發(fā)生器設(shè)計(jì)要求如下：（1）具有產(chǎn)生正弦波、方波和三角波3種周期性波形；（2）輸出頻率范圍10Hz~2MHz（非正弦信號(hào)頻率按10次諧波計(jì)算），重復(fù)頻率可調(diào)，頻率步進(jìn)間隔≤1Hz；（3）輸出波形幅值范圍0~10V（峰—峰值），波形幅值和偏移量可調(diào)；（4）具有穩(wěn)幅輸出功能，當(dāng)負(fù)載變化時(shí)，輸出電壓幅度變化不大于±3%（負(fù)載電阻變化范圍：50Ω~∞）；（5）具有顯示輸出波形類型、重復(fù)頻率等功能。直接數(shù)字頻率合成的原理對(duì)于一個(gè)頻率為fout的正弦信號(hào)Sout，可以用下式來描述：

其相位為：將正弦信號(hào)的相位和幅值均轉(zhuǎn)化為數(shù)字量

用頻率為fclk的基準(zhǔn)時(shí)鐘對(duì)正弦信號(hào)進(jìn)行抽樣當(dāng)M取1時(shí)，可以得到輸出信號(hào)的最小頻率步進(jìn)為

由于正弦函數(shù)為非線性函數(shù)，很難實(shí)時(shí)計(jì)算，一般通過查表的方法來快速獲得函數(shù)值。DDS正弦信號(hào)發(fā)生器原理框圖實(shí)現(xiàn)DDS信號(hào)發(fā)生器的兩種技術(shù)方案

1.采用專用DDS集成芯片的技術(shù)方案2.采用單片機(jī)+FPGA的技術(shù)方案

AD9850實(shí)現(xiàn)的DDS信號(hào)發(fā)生器原理圖

AD9850的參考時(shí)鐘fCLKIN頻率為125MHz，如要產(chǎn)生50Hz的正弦波，可通過上式計(jì)算得到4字節(jié)頻率字為000006B6H。AD9850控制字傳送時(shí)序圖

AD9850RSTEQU P1.5W_CLK EQU P1.6W0 EQU 34HW1 EQU 35HW2 EQU 36HW3 EQU 37HW4 EQU 38HSEND： CLR AD9850RST MOV DPTR，#0F000H MOV A，W0 MOVX @DPTR，A MOV A，W1 MOVX @DPTR，A MOV A，W2 MOVX @DPTR，A MOV A，W3 MOVX @DPTR，A MOV A，W4MOVX @DPTR，ASETB W_CLKSETB FQ_UDNOPNOPCLR FQ_UDRET

LT6600-10內(nèi)部還有一全差分放大器，通過改變R4和R5的阻值可獲得不同的放大倍數(shù)。

當(dāng)R4和R5取相同阻值時(shí)，內(nèi)部差分放大器的增益為402Ω/R4

AD9850內(nèi)部設(shè)有高速電壓比較器。將低通濾波器LT6600-10輸出的正弦信號(hào)送電壓比較器的同相輸入端VINP，LT6600第7腳輸出的直流電平（其值為VDD/2）送到比較器的反相輸入端VINN，就可從QOUT和QOUTB輸出兩路與正弦信號(hào)頻率相同且互為反相的方波信號(hào)。采用單片機(jī)+FPGA的技術(shù)方案

DDS信號(hào)發(fā)生器的參數(shù)確定如下：（1）系統(tǒng)時(shí)鐘頻率：40MHz；（2）頻率控制字的位寬：32位；（3）相位累加器的位寬：32位；（4）波形存儲(chǔ)器的地址位寬：8位；（5）波形存儲(chǔ)器的數(shù)據(jù)位寬：8位。最小頻率步進(jìn)值單片機(jī)子系統(tǒng)軟件設(shè)計(jì)LCD顯示界面設(shè)計(jì)

LCD顯示界面設(shè)計(jì)

按鍵的定義

T0中斷服務(wù)程序

鍵盤中斷服務(wù)程序流程圖給定頻率轉(zhuǎn)化為4字節(jié)的頻率控制字N為字寬，取32，fCLK為時(shí)鐘頻率，取40MHz。

DDS子系統(tǒng)設(shè)計(jì)

高速D/A轉(zhuǎn)換電路設(shè)計(jì)

高速D/A轉(zhuǎn)換電路設(shè)計(jì)

高速D/A轉(zhuǎn)換電路設(shè)計(jì)DDS子系統(tǒng)頂層原理圖

頻