異步時鐘域的亞穩(wěn)態(tài)問題和同步器

異步時鐘域的亞穩(wěn)態(tài)問題和同步器徐翼鄭建宏摘要：相較純粹的單一時鐘的同步電路設(shè)計，設(shè)計人員更多遇到的是多時鐘域的異步電路設(shè)計。因此，異步電路設(shè)計在數(shù)字電路設(shè)計中的重要性不言而喻。本文主要就異步設(shè)計中涉及到的亞穩(wěn)態(tài)問題，作簡要介紹，并提出常用的解決辦法——即同步器的使用。關(guān)鍵詞：異步電路設(shè)計、亞穩(wěn)態(tài)、同步器。中圖分類號:TN402 文獻(xiàn)標(biāo)識碼:AMetastabilityintheasynchronousclocksandSynchronizerAbstract:Comparedwiththepureone-clocksynchronousdesigns，thedesignersmoreoftendealwiththemulti-clockasychronousdesigns.Therefore,asynchronouscircuitdesignisveryimportantinthefieldofdigitalcircuitdesign.Thispaperbrieflydescribestheproblematicmetastabilityintheasynchronousdesignsandpresentsaregularsolution——synchronizer.Keywords:Asynchronouscircuitdesign,Metastability,Synchronizer.毫無疑問，單一時鐘域的電路設(shè)計是數(shù)字電路中最基本的技能，其時序分析(TimingAnalysis)也是最簡單的。與之相對，在多時鐘域中跨時鐘域傳輸信號易出現(xiàn)亞穩(wěn)態(tài)，加上自動時序分析工具對異步信號處理的力不從心，這些都使得多時鐘域的異步設(shè)計和分析較為困難。不幸的是，現(xiàn)實世界是異步的。如我們常?？匆姷逆I盤輸入、磁盤文件傳輸、UART(通用異步收發(fā)器)等等，都是異步時序的事例。1亞穩(wěn)態(tài)(metastability)時序電路采用觸發(fā)器和鎖存器作為存儲單元，這兩種器件都易進(jìn)入亞穩(wěn)態(tài)［1］。所謂亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。如圖1所示，對任何一種觸發(fā)器，在時鐘觸發(fā)沿前后存在一個小的時間窗口(稱為判決窗口，decisionwindow)，輸入信號在判決窗口內(nèi)必須保持穩(wěn)定，否則，觸發(fā)器就會進(jìn)入亞穩(wěn)態(tài)，既無法預(yù)測該單元的的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個電平上。DecisionwindowClock圖1基本的同步器這個判決窗口由建立時間(setuptime)和保持時間(holdtime)兩部分組成。并且時間窗口也是多種因素的函數(shù)，包括觸發(fā)器設(shè)計、實現(xiàn)技術(shù)、運行環(huán)境以及無緩沖輸出的負(fù)載

等。輸入信號陡峭的邊沿可以將此窗口減至最小，隨著時鐘頻率的升高，會出現(xiàn)更多有問題的時間窗口，而隨著數(shù)據(jù)頻率的提升，這種窗口的命中概率會增加，即進(jìn)入亞穩(wěn)態(tài)的概率會增加。亞穩(wěn)態(tài)不能從根本上消除，但可以通過采取一定的措施使其對電路造成的影響降低。［2］通常我們用故障間隔平均時間（MTBF,meantimebetweenfailures）來衡量亞穩(wěn)態(tài)的影響。MTBF越大則說明亞穩(wěn)態(tài)對電路產(chǎn)生地影響越小，反之亦然。如當(dāng)MTBF等于幾十年或者上百年時,我們就認(rèn)為它對電路的影響基本上可以忽略。實驗結(jié)果表明：對于輸入為異步信號的電路，其MTBF與從亞穩(wěn)態(tài)狀態(tài)下恢復(fù)的時間長度（如圖1所示的T）有著指數(shù)的關(guān)r系［3］。下面我們簡單分析一下。當(dāng)電路處于亞穩(wěn)態(tài)時，輸入的‘1'或‘0'可能被判為‘0'或‘1'這種狀態(tài)被稱為翻轉(zhuǎn)（upset）。通過實驗，得到翻轉(zhuǎn)概率p的數(shù)學(xué)公式為：丁 -Tp=Texp——，

° Tc這里的T是觸發(fā)器對輸入的判決時間，也是由輸入的亞穩(wěn)態(tài)到輸出的確定狀態(tài)的過渡時間,r即從亞穩(wěn)態(tài)下恢復(fù)的時間；T和T是觸發(fā)器在采用某種工藝下的常數(shù)?！鉩故障間隔平均時間（MTBF），亦稱為翻轉(zhuǎn)間隔平均時間（meantimebetweenupsets，MTBU），公式為:MTBF=1

pMTBF=1

pf fclockdataTexprTcTff°clockdata這里的f是時鐘頻率，f是數(shù)據(jù)頻率。clock data當(dāng)f、f分別為確定值。而T和T又與觸發(fā)器特定的工藝有關(guān)。這時唯一能改變clockdata °c的值是T，我們應(yīng)盡可能增加觸發(fā)器的判決時間，從而使MTBF盡可能大。對于主從結(jié)構(gòu)r的觸發(fā)器（兩個鎖存器串聯(lián)），當(dāng)時鐘的占空比為5°%時，采用一級觸發(fā)器作為同步器，則T的值是半個同步時鐘周期。r2同步器（synchronizer）在實際中，我們常用的是采用兩級觸發(fā)器串聯(lián)的同步器（如圖1）［4］。這種用兩級觸發(fā)器串聯(lián)的同步器亦稱為電平同步器（thelevelsynchronizer），它是其他同步器的基礎(chǔ)。對于電平同步器，它能將輸入第一級觸發(fā)器的異步電平信號（保險起見，電平信號應(yīng)保持大于兩個同步時鐘周期），轉(zhuǎn)換成第二級觸發(fā)器輸出的同步電平信號。第一級觸發(fā)器對輸入的判決時間T有整個同步時鐘周期的長度。因此，它的MTBF比單觸發(fā)器的同步器更大，即亞穩(wěn)r態(tài)所產(chǎn)生的影響更小，通常是在我們的可以容忍的范圍之內(nèi)。因此，對于高速率數(shù)字電路的同步器，通常采取的策略是用觸發(fā)器級聯(lián)來實現(xiàn)時間緩沖，為電路從亞穩(wěn)態(tài)下恢復(fù)過來提供時間，即以時間延遲為代價，降低亞穩(wěn)態(tài)的發(fā)生對電路的影響。下面再分別介紹另外兩種常用的同步器。2.1邊沿檢測同步器（theedgesynchronizer）如圖2所示，邊沿檢測同步器在電平同步器的輸出端增加了一個觸發(fā)器。新增觸發(fā)器的

輸出經(jīng)反相后和電平同步器的輸出進(jìn)行與操作。這一電路會檢測同步器輸入信號的上升沿，產(chǎn)生一個與同步時鐘周期等寬、高電平有效的脈沖。如果將與門的兩個輸入端交換使用，就可以構(gòu)成一個檢測輸入信號下降沿的同步器。將與門改為與非門，可以構(gòu)建一個產(chǎn)生低電平有效脈沖的電路。圖2邊沿檢測同步器當(dāng)一個脈沖進(jìn)入更快的時鐘域中時，邊沿檢測同步器可以工作得很好。這一電路會產(chǎn)生一個脈沖，用來指示輸入信號上升或下降沿。這種同步器有一個限制，即輸入脈沖的寬度必須大于同步時鐘周期與第一個同步觸發(fā)器所需保持時間之和。最保險的脈沖寬度是同步器時鐘周期的兩倍。如果輸入是一個單時鐘寬度脈沖進(jìn)入一個較慢的時鐘域，則這種同步器沒有作用，在這種情況下，就要采用脈沖同步器［5］。2.2脈沖同步器(thepulsesynchronizer)如圖3所示，脈沖同步器的輸入信號是一個單時鐘寬度脈沖，它觸發(fā)原時鐘域中的一個翻轉(zhuǎn)電路。每當(dāng)翻轉(zhuǎn)電路接收到一個脈沖時，它就會在高、低電平間進(jìn)行轉(zhuǎn)換，然后通過電平同步器到達(dá)異或門的一個輸入端，而另一個信號經(jīng)一個時鐘周期的延遲進(jìn)入異或門的另一端，翻轉(zhuǎn)電路每轉(zhuǎn)換一次狀態(tài)，這個同步器的輸出端就產(chǎn)生一個單時鐘寬度的脈沖。圖3脈沖同步器脈沖同步器的基本功能是從某個時鐘域取出一個單時鐘寬度脈沖，然后在新的時鐘域中建立另一個單時鐘寬度的脈沖。脈沖同步器也有一個限制，即輸入脈沖之間的最小間隔必須等于兩個同步器時鐘周期。如果輸入脈沖相互過近，則新時鐘域中的輸出脈沖也緊密相鄰結(jié)果是輸出脈沖寬度比一個時鐘周期寬。當(dāng)輸入脈沖時鐘周期大于兩個同步器時鐘周期時這個問題更加嚴(yán)重。這種情況下，如果輸入脈沖相鄰太近，則同步器就不能檢測到每個脈沖。3仿真結(jié)果如圖4、5所示，在Modelsim下分別跑了兩組邊沿檢測同步器和脈沖同步器的仿真。下面作簡單的介紹。clkl為原電路時鐘；clk2為同步時鐘；pulse_din為脈沖同步器的輸入,pulse_dout為其輸出；edge_din為邊沿檢測同步器的輸入，edge_dout為其輸出。在圖4中，顯示了正常條件下的邊沿檢測同步器和脈沖同步器的輸入和輸出。在圖5中,由于脈沖同步器的輸入(pulse_din)的脈沖間隔太小，同步器無法分辨出兩個輸入脈沖，只能輸出(pulse_dout)—個有兩個同步時鐘周期寬度的脈沖。圖4硬件仿真波形圖圖5硬件仿真波形圖4總結(jié)同步器還有許多種設(shè)計方法，因為一種同步器不能滿足所有應(yīng)用的需求。其類型也有多種，常用的基本的類型就是上述介紹的三種類型：電平、邊沿檢測和脈沖同步器。這三種類型的同步器可以解決設(shè)計者遇到的多數(shù)應(yīng)用問題。在使用同步器時還有一條重要的規(guī)則，那就是不應(yīng)當(dāng)在設(shè)計中的多個地方對同一信號進(jìn)行同步，即單個信號不能扇出至多個同步器。否則，就會出現(xiàn)競爭狀況[6]。這種競爭狀況在需要跨越時鐘域傳輸?shù)亩嘟M信號間也會發(fā)生，例如數(shù)據(jù)總線、地址總線和控制總線等。因此，不能對組中的每個信號單獨使用同步器，因為在新的時鐘域中，要求每個信號同時有效。本文作者創(chuàng)新點：論證了基本的處理異步時鐘域的同步器，并在此基礎(chǔ)上歸納提出三種常用的同步器類型。參考文獻(xiàn)：MichaelD.Ciletti.AdvancedDigitalDesignwiththeVerilogHDL.電子工業(yè)出版社；梁曉瑩，岳洪偉.ASIC中的異步FIFO的實現(xiàn)?微計算機(jī)信息.2005,8-1:21-23；MichaelJohnSebastianSmith.Application-SpecificIntegratedCircuits.電子工業(yè)出版社；CliffordE.Cummings.SynthesisandScriptingTechniquesforDesigningMulti-AsynchronousClockDesigns.SunburstDesign,Inc.；MarkLitterick,Verilab,Munich,Germany. PragmaticSimulation-BasedVerificationofClockDomainCrossingSignalsandJitterusingSystemVerilogAssertions[6]CliffBrake．DigitalDesignBasics．2002-11-21作者簡介：徐翼（1980-），男，重慶人，重慶郵電大學(xué)碩士研究生，研究方向為第三代移動通信技術(shù)，E-mail：xuyi803@鄭建宏（1961-）,男，教授，四川廣安人，主要研究方向為TD-SCDMA移動通信系統(tǒng)及終端設(shè)備的開發(fā)，TD-SCDMA項目負(fù)責(zé)人。YiXu（1980-）,male,peopleofChongqing,mastergraduatestudentofChongqingUniversityofPostsandTelecommunicatio