數(shù)字電路期末總復(fù)習(xí)

數(shù)字電路與數(shù)字系統(tǒng)總復(fù)習(xí)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第1頁!考試時間：2010年1月12日（周二）下午14：00—16：00地點：醫(yī)學(xué)應(yīng)用08（1）（2）：2201物流信息08（1）（2）：2301數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第2頁!部分概述一、基本題型：1、選擇題，20題，每題2分，共40分2、填空題，10空，每空1分，共10分3、綜合題，6題，共50分?jǐn)?shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第3頁!三、關(guān)于教學(xué)基本要求：掌握部分占總分?jǐn)?shù)的大約70－80％，熟悉部分占總分?jǐn)?shù)的大約20－30％，了解部分<5%數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第4頁!二、二進(jìn)制編碼1、二進(jìn)制碼（1）自然二進(jìn)制碼（2）循環(huán)二進(jìn)制碼邏輯相鄰：兩項中只有一位不同，循環(huán)碼相鄰兩項邏輯相鄰。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第5頁!第二節(jié)邏輯代數(shù)基礎(chǔ)一、基本邏輯運算與、或、非、與非、或非、異或、同或、與或非F<=AandB（1）與運算（2）或運算F<=AorB（3）非運算F<=notA

數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第6頁!二、正邏輯、負(fù)邏輯的概念（7）同或運算F＝A⊕B＝AB＋AB＝A⊙BF<=AxorB數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第7頁!反演律AB=A+BA+B=AB還原律A=A吸收律A+AB=AA(A+B)=AA+AB=A+BA(A+B)=ABAB+AC+BC=AB+AC(A+B)(

A+C)(B+C)=(A+B)(A+C)四、邏輯代數(shù)的運算公式和規(guī)則數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第8頁!（3）對偶規(guī)則F是一個邏輯函數(shù)表達(dá)式，如果把F中的與（·）換成或（＋），或換成與（·）；1換成0，0換成1，那么得到一個新的邏輯函數(shù)式，叫做F的對偶式，記做，變換時仍要保持原式中先與后或的順序。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第9頁!二、邏輯函數(shù)的標(biāo)準(zhǔn)形式（1）最小項（2）最小項的表示方法：（3）最小項的性質(zhì)：如果一個函數(shù)的某個乘積項包含了函數(shù)的全部變量，其中每個變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個乘積項稱為該函數(shù)的一個標(biāo)準(zhǔn)積項，通常稱為最小項。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第10頁!卡諾圖合并最小項原則：（1）圈要盡可能大，每個圈包含2n個相鄰項。（2）圈的個數(shù)要少，使化簡后邏輯函數(shù)的與項最少。（3）所有含1的格都應(yīng)被圈入，以防止遺漏積項。（4）圈可重復(fù)包圍但每個圈內(nèi)必須有新的最小項。二、圖解法化簡邏輯函數(shù)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第11頁!第二章邏輯門電路三態(tài)門的邏輯符號及其應(yīng)用三態(tài)：正?！?”態(tài)、正?！?”態(tài)和高阻態(tài)1.實現(xiàn)總線結(jié)構(gòu)2.實現(xiàn)雙向數(shù)據(jù)傳輸三態(tài)門的應(yīng)用數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第12頁!二、組合邏輯電路的分析：步驟：1、根據(jù)給定邏輯電路圖，從輸入到輸出逐級寫出各輸出端的邏輯表達(dá)式，最后得到表示輸出與輸入關(guān)系的邏輯表達(dá)式2、利用公式法或卡諾圖法，簡化或變換輸出邏輯表達(dá)式。3、根據(jù)最簡邏輯函數(shù)表達(dá)式，列出真值表。4、根據(jù)真值表，判斷電路的邏輯功能。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第13頁!第二節(jié)組合邏輯電路中的競爭與冒險1.概念在組合電路中，當(dāng)邏輯門有兩個互補輸入信號同時向相反狀態(tài)變化時，輸出端可能產(chǎn)生過渡干擾脈沖的現(xiàn)象稱為競爭冒險。2.冒險現(xiàn)象的識別（1）代數(shù)判別方法：是否出現(xiàn)AA和A＋A（2）卡諾圖法：圍圈相切，且相切處又無其他圈包含。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第14頁!第三節(jié)超高速集成電路硬件描述語言VHDL一、VHDL語言的三個基本組成部分1、參數(shù)部分——程序包2、接口部分—設(shè)計實體3、描述部分—結(jié)構(gòu)體二、端口的模式1、輸入（Input）2、輸出（Output）3、雙向（Inout）：4、緩沖（Buffer）：數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第15頁!四.VHDL邏輯操作符（七個）：AND（與）、OR（或）、NAND（與非）、NOR（或非）、XOR（同或）、XNOR（異或）、NOT（非）數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第16頁!第四節(jié)組合邏輯電路模塊及其應(yīng)用一、編碼器2、8線至3線優(yōu)先編碼器74LS148為編碼輸入端，為三位二進(jìn)制編碼輸出端，輸入輸出的有效信號都是0。在輸入中，腳標(biāo)越大，優(yōu)先級越高，優(yōu)先級最高。1、普通編碼器任何時候只能有一個輸入線上有信號。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第17頁!三.數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器的輸出函數(shù)如下：八選一數(shù)據(jù)選擇器的輸出函數(shù)如下：用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第18頁!五.加法器分為串行加法器和并行加法器串行加法器須將低位全加器產(chǎn)生的進(jìn)位信號逐位向高一位傳遞，工作速度慢；并行加法器采用超前進(jìn)位方式，工作速度快。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第19頁!節(jié)觸發(fā)器一、觸發(fā)器的基本特性（1）有兩個互補的輸出端Q和Q（2）有兩個穩(wěn)定狀態(tài)二、RS觸發(fā)器的特征方程：RS觸發(fā)器的約束條件數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第20頁!第二節(jié)時序電路概述一、時序電路的特點及其結(jié)構(gòu)時序邏輯電路任一時刻的輸出信號不僅取決于該時刻輸入信號，而且還與電路原來的狀態(tài)有關(guān)；時序電路具有記憶能力，能保存電路原來的狀態(tài)。時序電路結(jié)構(gòu)特點：組合電路+觸發(fā)器電路的狀態(tài)與時間順序有關(guān)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第21頁!二、時序電路的分類1.根據(jù)時序電路輸出信號的特點分類

Z（tn）=F[Y（tn）]穆爾型（Moore）電路F[X（tn），Y（tn）]米里型（Mealy）電路2.根據(jù)時序電路中時鐘信號的連接方式分類

時序電路同步：異步：存儲電路里所有觸發(fā)器由一個統(tǒng)一的時鐘脈沖源控制沒有統(tǒng)一的時鐘脈沖數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第22頁!第四節(jié)同步時序電路的設(shè)計1、給定邏輯功能建立原始狀態(tài)圖原始狀態(tài)表一、設(shè)計步驟：2、狀態(tài)簡化求最小化狀態(tài)表3、狀態(tài)編碼4、選觸發(fā)器類型，求驅(qū)動方程、輸出方程5、畫邏輯電路圖6、畫全狀態(tài)圖，檢查設(shè)計是否符合要求，如不符合要求，重新設(shè)計數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第23頁!第五章常用時序集成電路模塊及其應(yīng)用節(jié)計數(shù)器二、四位二進(jìn)制同步計數(shù)器74163十六進(jìn)制，同步清零，同步預(yù)置一、四位二進(jìn)制同步計數(shù)器74161十六進(jìn)制，異步清零，同步預(yù)置數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第24頁!六、異步計數(shù)器74290及其功能擴展第二節(jié)寄存器與移位寄存器一、中規(guī)模寄存器74175異步清除、同步置數(shù)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第25頁!三、4位雙向移位寄存器7419474194功能表輸入輸出0

X XX…X

X

XX0000

↑Xd0…d3

1

1X

d0

d1d2d31

0

XX…X

X

X

XQ0n

Q1nQ2nQ3n1

↑1X…X

0

1

XQ0nQ1nQ2n

↑

0X…X

0

1

XQ0nQ1nQ2n1↑

XX…X

1

0

1Q1nQ2nQ3n↑

XX…X

1

0

0Q1nQ2nQ3n

1XXX…X00X

Q0n

Q1n

Q2nQ2n

R

CP

DSRD0…D3

MB

MADSLQ0n+1

Q1n+1Q2n+1Q3n+11010數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第26頁!（二）扭環(huán)形計數(shù)器（1）連接方法：

將移位寄存器的輸出Q3經(jīng)反相器后反饋到Ｊ、K輸入端。（2）判斷計數(shù)器的模：

計數(shù)器的模Ｍ＝2n(n為移位寄存器的位數(shù))。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第27頁!2.按要求設(shè)計組合輸出電路。（二）設(shè)計過程

1.根據(jù)序列碼的長度S設(shè)計模S計數(shù)器，狀態(tài)可以自定。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第28頁!二、PLD的邏輯符號表示方法F2=B+C+D1.輸入緩沖器表示方法AAAF1=A?B?C2.與門和或門的表示方法數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第29頁!四、用PLD實現(xiàn)邏輯函數(shù)1、用PROM、EPROM實現(xiàn)邏輯函數(shù)2、用PLA實現(xiàn)邏輯函數(shù)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第30頁!二、A/D轉(zhuǎn)換的基本原理若模擬參考量為R，則輸出數(shù)字量D和輸入模擬量A之間的關(guān)系為D≈A/R數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第31頁!二、R－2R網(wǎng)絡(luò)型D/A轉(zhuǎn)換器虛地2R2RR2R2R2R2RRRRRfUREFuOSn-1Sn-2SiS1S01010

10

10

10Dn-1Dn-2DiD1D0IREFIREF/2

IREF/2i數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第32頁!三、并－串比較型A/D轉(zhuǎn)換器數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第33頁!單穩(wěn)態(tài)觸發(fā)器的一般特性:

1.只有一個穩(wěn)態(tài)，另有一個暫穩(wěn)態(tài)。2．何時翻轉(zhuǎn)到暫穩(wěn)態(tài)取決于輸入信號。3．何時翻轉(zhuǎn)回穩(wěn)態(tài)取決于電路參數(shù)R與C。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第34頁!二、晶體振蕩器

等效電路CPCLR頻率特性fPfSf0X電路符號數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第35頁!第三節(jié)施密特觸發(fā)器

一、特性與原理2.施密特觸發(fā)器屬于“電平觸發(fā)”型電路，不依賴于邊沿陡峭的脈沖。1.輸入電平的閾值電壓由低到高為，由高到低為，且＞，輸出的變化滯后于輸入，形成回環(huán)。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第36頁!施密特觸發(fā)器符號：11二、施密特觸發(fā)器應(yīng)用舉例1.波形變換將一周期性信號變換為矩形波，其輸出脈沖寬度tW可通過改變ΔUT進(jìn)行調(diào)節(jié)。2.信號整形將不規(guī)則的信號波形整成矩形脈沖。

數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第37頁!第四節(jié)集成定時器

一、電路組成二、工作原理三、555電路構(gòu)成單穩(wěn)態(tài)觸發(fā)器

四、555電路構(gòu)成多諧振蕩器五、555電路構(gòu)成施密特觸發(fā)器數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第38頁!二、數(shù)字系統(tǒng)與邏輯功能部件的區(qū)別1、功能上的區(qū)別：邏輯功能部件功能單一，數(shù)字系統(tǒng)則按預(yù)定要求產(chǎn)生或加工處理數(shù)字信息。2、結(jié)構(gòu)上的區(qū)別：是否含有控制器3、設(shè)計方法上的區(qū)別：邏輯功能部件采用自下而上的設(shè)計方法；數(shù)字系統(tǒng)則先自上而下，后自下而上。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第39頁!二、各章分值分布章數(shù)字邏輯基礎(chǔ)（約12分）第二章邏輯門電路（約2分）第三章組合邏輯電路（約20分）第四章時序邏輯電路（約24分）第五章常用時序集成電路模塊及應(yīng)用（約18分）第六章可編程邏輯器件PLD（約6分）第七章D/A轉(zhuǎn)換器和A/D轉(zhuǎn)換器（約6分）第八章脈沖產(chǎn)生與整形（約6分）第九章數(shù)字系統(tǒng)設(shè)計（約6分）數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第40頁!章數(shù)字邏輯基礎(chǔ)一、數(shù)制1、進(jìn)位計數(shù)制：十進(jìn)制、二進(jìn)制、八進(jìn)制、十六進(jìn)制2、進(jìn)位計數(shù)制的相互轉(zhuǎn)換（1）二進(jìn)制、八進(jìn)制、十六進(jìn)制到十進(jìn)制（2）十進(jìn)制到二進(jìn)制、八進(jìn)制、十六進(jìn)制節(jié)數(shù)制與編碼

（3）八進(jìn)制、十六進(jìn)制到二進(jìn)制數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第41頁!（1）8421碼（3）余3碼（2）格雷碼2、二－十進(jìn)制碼（BCD碼）數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第42頁!（4）與非運算F<=not(AandB)（5）或非運算F<=not(AorB)（6）異或運算F<=AxnorB數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第43頁!三、邏輯函數(shù)及其表示方法邏輯函數(shù)的表示方法：邏輯圖邏輯表達(dá)式

波形圖

真值表

F數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第44頁!（1）代入規(guī)則（2）反演規(guī)則三個規(guī)則：任何含有某變量的等式，如果等式中所有出現(xiàn)此變量的位置均代之以一個邏輯函數(shù)式，則此等式依然成立。求一個邏輯函數(shù)F的非函數(shù)時，可將F中的與（·）換成或（＋），或（＋）換成與（·）；再將原變量換成非變量（如B換成B），非變量換成原變量；并將1換成0，0換成1，那么所得的邏輯函數(shù)式就是。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第45頁!一、函數(shù)表達(dá)式的五種常用形式“與―或”式“或―與”式“與非―與非”式“或非―或非”式“與―或―非”式基本形式第三節(jié)邏輯函數(shù)的標(biāo)準(zhǔn)形式數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第46頁!第四節(jié)邏輯函數(shù)的化簡并項：利用將兩項并為一項，消去一個變量。吸收：利用A+AB=A消去多余的與項。消元：利用消去多余因子。一、代數(shù)法化簡邏輯函數(shù)配項：先乘以A+A或加上AA，增加必要的乘積項，再用以上方法化簡。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第47頁!三、具有無關(guān)項邏輯函數(shù)的化簡(1)填函數(shù)的卡諾圖時，在無關(guān)項對應(yīng)的格內(nèi)填任意符號“Φ”、“d”或“×”。處理方法：(2)化簡時可根據(jù)需要，把無關(guān)項視為“1”也可視為“0”，使函數(shù)得到最簡。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第48頁!第三章組合邏輯電路節(jié)組合電路的分析和設(shè)計一、組合邏輯電路的特點：電路由邏輯門構(gòu)成；不含記憶元件；輸出無反饋到輸入的回路；輸出與電路原來狀態(tài)無關(guān)。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第49頁!三、組合邏輯電路的設(shè)計：步驟：1、邏輯抽象：（1）設(shè)置變量。分析事件的因果關(guān)系，把原因設(shè)置為輸入變量，結(jié)果設(shè)置為輸出變量（2）狀態(tài)賦值。依據(jù)輸入、輸出變量的狀態(tài)進(jìn)行邏輯賦值，確定輸入輸出的哪種狀態(tài)用0表示，哪種用1表示。（3）列真值表2、寫出邏輯表達(dá)式3、選器件類型4、邏輯函數(shù)化簡或變換5、畫出邏輯電路圖數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第50頁!3.消除辦法（1）加選通脈沖（2）修改邏輯設(shè)計，增加冗余項（3）輸出接濾波電容數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第51頁!三、結(jié)構(gòu)體有三種描述方式行為描述(behavioral)數(shù)據(jù)流描述(dataflow)結(jié)構(gòu)化描述(structural)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第52頁!五.VHDL程序必需的兩個元素：ENTITY（實體）：通過端口（PORT）的外部輸入和輸出來描述一個給定的邏輯功能。ARCHITECTURE（結(jié)構(gòu)體）：用來描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。且二者必須同時使用！數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第53頁!二.譯碼器1、功能：輸入是一組二進(jìn)制代碼，輸出是一組高低電平信號。每輸入一組不同的代碼，只有一個輸出呈現(xiàn)有效狀態(tài)。2、3：8線譯碼器：三個輸入端（A、B、C），8個輸出端（Y0～Y7），另有3個使能輸入端（G1，G2A和G2B），一個高電平有效和兩個低電平有效）3、用譯碼器實現(xiàn)組合邏輯函數(shù)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第54頁!四.數(shù)據(jù)比較器中規(guī)模集成4位數(shù)據(jù)比較器74LS85，有兩組各是4位的數(shù)據(jù)輸入端a3~a0和b3~b0，有3個級聯(lián)輸入信號a<b,a=b,a>b，另有3個比較結(jié)果輸出端A<B，A＝B，A>B。當(dāng)兩個4位數(shù)比較時，先比較最高位，最高位相同時比較次高位，依此類推。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第55頁!第四章時序邏輯電路組合邏輯電路某一時刻的輸出只取決于此時刻的輸入。時序邏輯電路某一時刻的穩(wěn)定輸出不僅取決于當(dāng)時的輸入，還取決于過去的輸入(歷史狀態(tài))。因此記憶元件(MemoryDevices)是時序邏輯電路的基本元件。時序邏輯電路與組合邏輯電路的區(qū)別數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第56頁!三、JK觸發(fā)器的特征方程：四、D觸發(fā)器的特征方程：數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第57頁!組合電路存儲電路Z1ZnW1WhY1YkX1Xn輸出方程：Z（tn）=F[X（tn），Y（tn）]狀態(tài)方程：Y（tn+1）=G[W（tn），Y（tn）]驅(qū)動方程:W（tn）=H[X（tn），Y（tn）]時序電路的結(jié)構(gòu)：式中：tn、tn+1表示相鄰的兩個離散時間數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第58頁!三、同步時序電路的分析步驟：1、列寫各觸發(fā)器的驅(qū)動方程和時序電路的輸出方程2、根據(jù)觸發(fā)器的特征方程求觸發(fā)器的狀態(tài)方程3、根據(jù)時序電路的輸出方程和狀態(tài)方程作狀態(tài)轉(zhuǎn)換表或狀態(tài)轉(zhuǎn)換圖4、根據(jù)上述分析結(jié)果描述時序電路的邏輯功能數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第59頁!二、給定狀態(tài)轉(zhuǎn)換表的化簡：1、觀察法2、隱含表法數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第60頁!三、74161/74163功能擴展接成任意模計數(shù)器1、同步預(yù)置法2、反饋清零法3、多次預(yù)置法四、四位二進(jìn)制同步可逆計數(shù)器74193十六進(jìn)制加減法計數(shù)，異步清零，異步預(yù)置五、74193功能擴展接成任意模計數(shù)器1、異步預(yù)置加法/減法計數(shù)2、異步清零加法/減法計數(shù)數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第61頁!二、4位單向移位寄存器7419574195功能表輸入輸出0

X XX…X

X

X00001

↑0d0…d3

X

X

d0

d1d2d3d31

0

1X…X

X

X

Q0n

Q1nQ2nQ3nQ3n1

↑1X…X

0

1Q0n

Q0nQ1nQ2nQ2n

↑

1X…X

0

0

Q0nQ1nQ2nQ2n1↑

1X…X

1

1

Q0nQ1nQ2nQ2n1↑

1X…X

1

0

Q0nQ1nQ2nQ2n

R

CP

LOAD

D0…D3

J

KQ0n+1

Q1n+1Q2n+1Q3n+1Q3n+101Q0數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第62頁!四、移位寄存器的應(yīng)用——構(gòu)成計數(shù)器（一）環(huán)形計數(shù)器（1）連接方法：

將移位寄存器的輸出Q3反饋到Ｊ、K輸入端。（2）判斷計數(shù)器的模：

計數(shù)器的模Ｍ＝n(n為移位寄存器的位數(shù))。數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第63頁!第三節(jié)序列信號發(fā)生器一、反饋移位型序列信號發(fā)生器反饋移位型序列碼發(fā)生器是由移位寄存器和組合反饋電路組成。

二、計數(shù)器型序列信號發(fā)生器計數(shù)器+組合輸出電路（一）電路組成數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第64頁!第六章可編程邏輯器件一、PLD的基本結(jié)構(gòu)與門陣列乘積項輸入電路輸入信號互補輸入輸出函數(shù)反饋輸入信號或門陣列和項輸出電路數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第65頁!三、PLD的分類1．與陣列固定，或陣列可編程：

可編程只讀存儲器PROM或可擦除編程只讀存儲器EPROM2．與陣列，或陣列均可編程：

可編程邏輯陣列PLA3．與陣列可編程，或陣列固定：

可編程陣列邏輯PAL、通用陣列邏輯GAL、高密度可編程邏輯器件HDPLD數(shù)字電路期末總復(fù)習(xí)共76頁，您現(xiàn)在瀏覽的是第66頁!第七章D/A轉(zhuǎn)換器和A/D轉(zhuǎn)換器一、D/A轉(zhuǎn)換的基本原理節(jié)D/A和A/D轉(zhuǎn)換的基本原理量化單位，就是輸入數(shù)字D的一最低有效位（LeastSignificantBit，LSB）所對應(yīng)