2004下學(xué)期B卷答卷

/? 杭州電子科技大學(xué)學(xué)生考試卷(B）卷考試課程EDA技術(shù)與VHDＬ考試日期2005年月日成績參考答卷課程號教師號任課教師姓名考生姓名學(xué)號（8位)年級專業(yè)一、單項(xiàng)選擇題:(20分）IＰ核在EＤA技術(shù)和開發(fā)中具有十分重要的地位;提供用VHＤL等硬件描述語言描述的功能塊,但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為＿_(dá)＿_(dá)____＿_(dá)。AＡ。軟ＩPB.固IPC。硬IPD。都不是綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中，＿＿_(dá)_____＿是錯(cuò)誤的。D綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程;綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/ＣPLＤ的基本結(jié)構(gòu)相映射的網(wǎng)表文件；為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束;綜合可理解為,將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程,并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的)。大規(guī)?？删幊唐骷饕蠪PGA、CＰLD兩類,下列對FＰGA結(jié)構(gòu)與工作原理的描述中,正確的是＿＿C__。FＰGＡ是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件;FPＧA是全稱為復(fù)雜可編程邏輯器件;基于ＳRAＭ的ＦＰGA器件,在每次上電后必須進(jìn)行一次配置；在Alterａ公司生產(chǎn)的器件中，ＭAX700０系列屬FPGA結(jié)構(gòu)。進(jìn)程中的變量賦值語句，其變量更新是_＿_(dá)__＿_(dá)＿_(dá)。Ａ立即完成；按順序完成;在進(jìn)程的最后完成;都不對.VHＤＬ語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_＿_(dá)__＿_(dá)__＿_(dá)。D器件外部特性;器件的綜合約束；器件外部特性與內(nèi)部功能；器件的內(nèi)部功能.不完整的IF語句,其綜合結(jié)果可實(shí)現(xiàn)______＿_(dá).Ａ?A。時(shí)序邏輯電路?? Ｂ。組合邏輯電路?C．雙向電路?? ?D.三態(tài)控制電路子系統(tǒng)設(shè)計(jì)優(yōu)化,主要考慮提高資源利用率減少功耗（即面積優(yōu)化),以及提高運(yùn)行速度(即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_____＿_(dá)__。Ｂ ①流水線設(shè)計(jì) ②資源共享 ③邏輯優(yōu)化 ④串行化?⑤寄存器配平?⑥關(guān)鍵路徑法A.①③⑤ ??B.②③④C。②⑤⑥ ? ??D.①④⑥下列標(biāo)識(shí)符中，_________＿是不合法的標(biāo)識(shí)符.BA。Sｔaｔe０? B.9moｏn?C.Ｎot＿Acｋ_0 D。ｓｉgnall關(guān)于ＶHDL中的數(shù)字,請找出以下數(shù)字中最大的一個(gè)：_＿＿_(dá)__＿_(dá)_＿。A2#1111＿1110＃8#276＃１0＃170#１6#E#E1１０．下列EＤA軟件中，哪一個(gè)不具有邏輯綜合功能：__＿_(dá)__＿＿。BＭaｘ＋ＰｌｕsIＩＭodelSiｍQuaｒtｕｓＩISynｐlｉfy第1頁共5頁二、EDA名詞解釋,寫出下列縮寫的中文（或者英文)含義:（10分)VＨＤL超高速集成電路硬件描述語言FPGA現(xiàn)場可編程門陣列ＲTＬ 寄存器傳輸級SOPC可編程片上系統(tǒng)ＥAB嵌入式陣列塊三、ＶHＤＬ程序填空：（10分)下面程序是參數(shù)可定制帶計(jì)數(shù)使能異步復(fù)位計(jì)數(shù)器的VHDL描述,試補(bǔ)充完整?！?Ｎ-ｂｉｔUpＣouｎterwithLoad，CoｕntEnable,ａnd--AｓｙnchrｏnｏｕsResetｌiｂrarｙiｅe(cuò)e；ｕseIEEＥ.stｄ_loｇiｃ_１1６4.all;uｓｅIEEE。sｔd＿ｌogic_uｎsｉgned。aｌl;uｓeＩEＥE．sｔd_logｉｃ_aritｈ.alｌ;enｔitｙcｏuntｅr_nis?geneｒiｃ（wｉdth:intｅgeｒ：=8);?porｔ（dａt(yī)a：ｉnｓtd_logic_veｃｔor(ｗiｄｔh-1downｔo0)；? lｏaｄ,en，clk,rst：insｔｄ_logic；??q:outstd_lｏｇiｃ＿veｃtoｒ(wiｄtｈ—1dowｎｔo0））;ｅndcounｔer＿n；ａrcｈiｔecｔurｅbehavｅｏfcouｎterｉs?signaｌcount:stｄ＿logic_vｅcｔor（widtｈ—１doｗnto０）；?begin?pｒoceｓｓ(ｃlk，rｓt） ?begin ?iｆrst='１’then ?cｏuｎｔ〈=（oｔhｅrs＝〉‘0’);――清零??eｌsifclｋ'eｖentａndcｌk=‘１’tｈｅｎ――邊沿檢測? ｉfｌｏad＝’１’tｈen ???count〈=data；? eｌｓifｅn='１'theｎ ???counｔ＜＝coｕnt+1;???eｎdif;??endif; endprocess； q＜＝cｏunt；?enｄｂｅhａve;四、VHDL程序改錯(cuò)：(１0分）仔細(xì)閱讀下列程序,回答問題1?LIBＲARＹＩEＥＥ；2?USEＩＥＥE。STＤ_ＬOGIＣ＿11６4.ＡLL;3?4?ENTITYＣNT１０IS5 POＲＴ(CLK:IＮＳTD_LOGIC；6 Q:ＯUTＳTＤ_LOGＩC_VECTOＲ（3DOWNＴO(shè)0)）；7?ENDＣNT1０；8 ARＣHITECTUＲEbhvOFCNＴ1０IS9 ＳＩＧNＡLQ1：STＤ＿LOＧＩC＿VＥCＴＯＲ(3ＤOWNTO0);10 BEGIN１１ PROCＥＳＳ(CLK）BＥGＩN１2 IFRIＳIＮＧ_ＥDＧE(CLK）beｇin1３ ＩＦＱ1<9THEN１4 Q1<=Ｑ1+1；1５?ELSＥ１6 Ｑ1＜=（OＴHERＳ=〉’0＇);17?ＥＮDIF;18 ENDＩF；19?ENDPROCEＳS；２０ Q＜＝Q1;21?ＥNDbｈv;1.在MAX+PｌusII中編譯時(shí),提示的第一條錯(cuò)誤為：Ｅrroｒ:Ｌiｎe12：Fｉlｅe(cuò)：\mｙwork\test\ｃnt10．vhd：VHＤLｓｙntaxerrｏr:IfstatemｅntｍustｈａveTHEＮ,ｂｕtfｏundＢEGINinstead指出并修改相應(yīng)行的程序（如果是缺少語句請指出大致的行數(shù))：錯(cuò)誤1?行號：１2程序改為:IＦRISＩNG_EDGE（CＬＫ）THEＮ錯(cuò)誤2 行號：3程序改為：ＵSＥIＥEＥ．SＴD_ＬＯＧIC＿UＮＳIGNＥD.ALL；1２行ｉf語句配套關(guān)鍵字是tｈen而非ｂegiｎ3行程序中使用了+號重載函數(shù),應(yīng)包含使用對應(yīng)程序包ｉｅe(cuò)e.ｓtd_ｌogic_ｕnsiｇned。all2.若編譯時(shí)出現(xiàn)如下錯(cuò)誤,請分析原因。當(dāng)前編譯的程序文件沒有放在指定文件夾內(nèi)，所以系統(tǒng)找不到ＷＯRＫ工作庫。第２頁共5頁五、VHDL程序設(shè)計(jì)：（15分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX，其系統(tǒng)模塊圖和功能表如下圖所示.試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。(ａ）用if語句.(b）用ｃase語句。（c)用whｅnｅｌse語句.Libｒａryieｅe(cuò)；Ｕseｉeee．ｓｔd_ｌｏgic＿１164。all；Eｎｔitymymuxiｓ?Pｏｒt（?sel：ｉnｓtｄ＿ｌｏｇic_ｖectoｒ(１ｄowntｏ0)； ? —－選擇信號輸入 Ａin,Bin：instd_loｇｉc_veｃtor(1dｏwnｔo０);?--數(shù)據(jù)輸入 ? Ｃouｔ：ouｔstd_ｌogic_veｃtoｒ（1ｄoｗnto0））;Endｍymｕx；ArchitectureoneｏｆmymuxiｓBegin Proceｓs(ｓeｌ,ain,bｉn)?Begin Ifｓeｌ=“０0”ｔｈeｎcouｔ<=ainｏrbin; Elsifsel＝“0１”ｔheｎcout<=ainｘorbin；? Eｌsｉfsｅl＝“10"ｔhencout〈=aｉｎａｎdbin;? Ｅｌsｅcout〈=ａinnorbiｎ； Endif;?Enｄpｒoｃeｓs;Endｏne；ArchitecｔurｅｔwｏoｆmymuxｉsＢegin Ｐｒocｅss(sｅｌ，ａiｎ,bin) Ｂｅgin??Caｓeselis? whｅn“0０”＝〉cout<=ａｉnorｂin;? ｗhen“0１"=>ｃoｕt＜=ａinｘoｒbin； ?ｗｈeｎ“10”=>ｃout<=ainandｂiｎ；??wheｎotheｒｓ=〉coｕt＜=ainnｏrbin； Eｎdｃase； Enｄprocesｓ；Endtwｏ;ＡrcｈiｔecturethrｅｅｏfmyｍuxisBegin?Ｃout<=aiｎｏｒbinwhensel＝“00"else ??Aiｎxorbinｗhensel=“01”else ? Ａiｎａndbｉnwhensel＝“１0"elseainnｏrbｉn;Endtｈreｅ；六、根據(jù)原理圖寫出相應(yīng)的VＨＤL程序：(１5分）Liｂraｒyieeｅ;Uｓeieeｅ。std_logｉc＿１１６4。ａｌl;Entｉtymyciｒis?Poｒt（ｄｉn,clk：insｔd_logic; Qout：ｏuｔｓtd_logic）；Endmｙcir;Arｃhitectｕrｅｂｅhaｖeofmyｃｉriｓ Sｉgnala，b,c;Beｇin Qｏut<=cnand（aｘｏrb）;?Procｅｓs(clk)?Bｅgin? Ifclk’eventaｎｄｃlk=‘1’ｔhen ?A＜=ｄｉn； ? B〈=A;? Ｃ＜=B;??Endiｆ；?Endpｒoｃesｓ；Endｂｅhavｅ;第3頁共5頁七、綜合題：（2０分）（一）已知狀態(tài)機(jī)狀態(tài)圖如圖a所示;完成下列各題:圖a狀態(tài)圖圖b狀態(tài)機(jī)結(jié)構(gòu)圖試判斷該狀態(tài)機(jī)類型，并說明理由.?該狀態(tài)機(jī)為moore型狀態(tài)機(jī)，輸出數(shù)據(jù)oｕｔa和輸入ｉna沒有直接邏輯關(guān)系，ｏｕta是時(shí)鐘clk的同步時(shí)序邏輯。根據(jù)狀態(tài)圖，寫出對應(yīng)于結(jié)構(gòu)圖b，分別由主控組合進(jìn)程和主控時(shí)序進(jìn)程組成的VＨDＬ有限狀態(tài)機(jī)描述。Lｉｂrａｒyｉeee；Usｅｉeｅe(cuò)。sｔd_logic_11６4.all；Enｔｉtｙｍoorebｉs?Pｏｒt(cｌk,ｒｅsｅｔ:ｉnｓｔd_ｌogic；????Ｉna：ｉｎstd_logic_ｖecｔor(１ｄoｗnto0）；?? Outa：oｕｔｓtｄ_loｇic_vector（3downｔo0））;Endmooreb；Architectureonｅofmooreｂis?Ｔypems_staｔｅiｓ（st0，st1，ｓt2,st3）； Signaｌｃ_st,n_st:ｍs_ｓtaｔe；Beｇｉn?Ｐroｃｅss（cｌk，reset) Bｅgｉｎ? Iｆresｅt＝‘1’thｅｎc_sｔ＜=ｓt0；??Ｅlsifcｌk’evｅｎtａndclk=‘1'ｔhenc_st〈=ｎ_ｓt；? Ｅndif; Eｎdprｏｃess;?Prｏceｓs(ｃ_st)?Beｇｉn ?Caｓec＿ｓtis??Wｈenst０＝>ifina=“０0"tｈeｎｎ＿st〈=ｓt0;?? ??Elsen_st＜=ｓt1;? ?Eｎdiｆ； ?Ｏuｔa＜=“0101";??Whenst1＝〉ｉfina=“０0”thenn_st＜=ｓｔ1;? ??Elsen_sｔ＜=st2; Endｉf;?? ?Ｏｕtａ〈=“100０”； ?Whenst2=＞iｆina=“1１"thenn_st<＝ｓt０；?????Elsen_st〈=st３; ? ?Ｅｎdif; ? Ouｔa<=“11０0”； Whｅｎsｔ3=〉ifiｎa=“１1"thｅnn_st〈=ｓｔ3;?? ?Elsen＿st＜=sｔ0； ?? Endif；???? Ｏuｔa＜=“１１01”； ?Ｗｈenothers=＞n_st〈＝ｓt0； ?Endcaｓｅ；?Eｎdproceｓs;Endone；若已知輸入信號如下圖所示，分析狀態(tài)機(jī)的工作時(shí)序,畫出該狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換值（c_stａt(yī)e）和輸出控制信號（out＿ａ)；若狀態(tài)機(jī)仿真過程中出現(xiàn)毛刺現(xiàn)象,應(yīng)如何消除;試指出兩種方法，并簡單說明其原理。方法１，添加輔助進(jìn)程對輸出數(shù)據(jù)進(jìn)行鎖存方法2，將雙進(jìn)程狀態(tài)機(jī)改寫為單進(jìn)程狀態(tài)機(jī)，其輸出也是鎖存過了，故能消除毛刺方法3，使用狀態(tài)位直接輸出型狀態(tài)機(jī)編碼方式,其輸出直接由當(dāng)前狀態(tài)輸出，也沒有毛刺第４頁共５頁(二）已知一個(gè)簡單的波形發(fā)生器的數(shù)字部分系統(tǒng)框圖如下圖所示圖中l(wèi)ｃnt、ｌrom都是在MAX＋PlusＩI中使用MｅgaWizard調(diào)用的LPM模塊，其VHＤL描述中Entｉty部分分別如下:ENＴITＹｌｃntＩS?PORT ( clock :INＳＴD_ＬOGＩC;? q??:ＯUTSTD_ＬＯＧIC_VECTＯR(9DOＷＮTＯ０） )；ＥＮDlｃnt；ENTITYlｒomIＳ PORT?（? aｄdｒess? :INSＴD_LOＧIC_VEＣTＯR