第7章 大規(guī)模集成電路

第7章大規(guī)模集成電路

7.1存儲(chǔ)器

7.2邏輯陣列器件

退出7.1存儲(chǔ)器7.1.1隨機(jī)存儲(chǔ)器（RAM）

7.1.3存儲(chǔ)器的作用

退出7.1.2只讀存儲(chǔ)器（ROM）

RAM的基本結(jié)構(gòu)

RAM的基本結(jié)構(gòu)如下圖所示的三個(gè)部分：存儲(chǔ)矩陣、地址譯碼器和讀寫電路地址片選信號讀寫控制信號數(shù)據(jù)輸入和輸出信號7.1.1隨機(jī)存儲(chǔ)器（RAM）在加電狀態(tài)下，隨機(jī)存儲(chǔ)器（RandomAccessMemory簡稱RAM）允許隨時(shí)對其中任一存儲(chǔ)單元進(jìn)行讀/寫操作，斷電后信息便完全消失。它在計(jì)算機(jī)中用于存放隨時(shí)可能更換的程序或改寫的數(shù)據(jù)

隨機(jī)存儲(chǔ)器有靜態(tài)與動(dòng)態(tài)兩種

（1）靜態(tài)RAM靜態(tài)RAM的存儲(chǔ)功能是用數(shù)據(jù)鎖存器實(shí)現(xiàn)的。這種RAM存儲(chǔ)信息的性能穩(wěn)定，在正常加電狀態(tài)下可永久不變。這種RAM的讀/寫操作速度快（尤其是TTL電路結(jié)構(gòu)的），但集成度低，功耗大，多用于小規(guī)模的微控系統(tǒng)中。（二）動(dòng)態(tài)RAM這是一動(dòng)態(tài)存儲(chǔ)單元，靠柵極電容C1及C2存儲(chǔ)電荷。如要寫入“1”，只需在數(shù)據(jù)線D上作用“1”便可以給C2充上足夠的電荷，而C1則不被充電，表示記入了“1”當(dāng)刷新端加高電壓時(shí)，負(fù)載管T3、T4導(dǎo)通，同時(shí)行線加高電壓使T6、T5也導(dǎo)通，構(gòu)成R-S觸發(fā)器，觸發(fā)器的狀態(tài)由C1及C2中的電壓決定柵極電容保留信息只有一段時(shí)間，需定期地給它刷新，以免信息丟失，所以在每一行上設(shè)有刷新電路。當(dāng)X、Y線均為高電平時(shí)，T5、T6、T7及T8都導(dǎo)通，此單元接至數(shù)據(jù)線，ROM的分類掩膜ROM：不能改寫。PROM：只能改寫一次。EPROM：可以改寫多次。存儲(chǔ)器的分類RAM：在工作時(shí)既能從中讀出（取出）信息，又能隨時(shí)寫入（存入）信息，但斷電后所存信息消失。ROM：在工作時(shí)只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持。7.1.2只讀存儲(chǔ)器ROM）ROM的結(jié)構(gòu)及工作原理1、ROM的結(jié)構(gòu)存儲(chǔ)容量＝字線數(shù)×位線數(shù)＝2n×b（位）存儲(chǔ)單元地址2、ROM的工作原理4×4位ROM地址譯碼器存儲(chǔ)體存儲(chǔ)內(nèi)容A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=0A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=1A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=1A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=1ROM的簡化畫法地址譯碼器產(chǎn)生了輸入變量的全部最小項(xiàng)存儲(chǔ)體實(shí)現(xiàn)了有關(guān)最小項(xiàng)的或運(yùn)算與陣列固定或陣列可編程連接斷開7.1.3存儲(chǔ)器的作用EPROM芯片２７２５６正常使用時(shí)，VCC=5V，VPP=5V。編程時(shí)，VPP=25V。OE為輸出使能端，OE=0時(shí)允許輸出；OE=1時(shí)，輸出被禁止，ROM輸出端為高阻態(tài)。CS為片選端，CS=0時(shí)，ROM工作；CS=1時(shí)，ROM停止工作，且輸出為高阻態(tài)（不論OE為何值）。1、位擴(kuò)展（字長的擴(kuò)展）地址線及控制線分別并聯(lián)輸出一個(gè)作為高8位，另一個(gè)作為低8位用兩片27256擴(kuò)展成32k×16位EPROM2、字?jǐn)U展（字?jǐn)?shù)擴(kuò)展，地址碼擴(kuò)展）用4片27256擴(kuò)展成4×32k×16位EPROMOE端、輸出線及地址線分別并聯(lián)高位地址A15、A16作為2線-4線譯碼器的輸入信號，經(jīng)譯碼后產(chǎn)生的4個(gè)輸出信號分別接到4個(gè)芯片的CS端7.2邏輯陣列器件7.2.1可編程邏輯陣列器件（PLA）

7.2.2通用邏輯陣列器件（GAL）

退出可編程邏輯陣列PLA和PROM相比之下，有如下特點(diǎn)：（一）PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程。（二）PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模。（三）PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來描述；而用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡化后的最簡與或式，即由與陣列構(gòu)成乘積項(xiàng)，根據(jù)邏輯函數(shù)由或陣列實(shí)現(xiàn)相應(yīng)乘積項(xiàng)的或運(yùn)算。（四）在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項(xiàng)，因而，提高了陣列的利用率。7.2.1可編程邏輯陣列器件（PLA）例4:

試用PLA實(shí)現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。（1）設(shè)四位自然二進(jìn)制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，其對應(yīng)的真值表如下表所示。根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達(dá)式如下：（2）轉(zhuǎn)換器有四個(gè)輸入信號，化簡后需用到7個(gè)不同的乘積項(xiàng)，組成4個(gè)輸出函數(shù)，故選用四輸入的7×4PLA實(shí)現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。7項(xiàng)右圖僅用了七個(gè)乘積項(xiàng)，比PROM全譯碼少用9個(gè)，實(shí)現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實(shí)現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。PLA除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實(shí)現(xiàn)時(shí)序邏輯電路。采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell），7.2.2通用邏輯陣列器件（GAL）GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu)適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替前面討論過的PAL各種輸出類型以及其派生類型（一）GAL器件結(jié)構(gòu)和特點(diǎn)

GAL器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的16表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型1.GAL16V8的基本結(jié)構(gòu)（下圖）8個(gè)