DDR工作原理與時(shí)序（詳細(xì)且準(zhǔn)確版－－－－以DDR３為例）

DDR工作原理與時(shí)序（詳細(xì)且準(zhǔn)確版－－－－以DDR３為例）2015-07-08bymbmlccking168一、內(nèi)存工作流程首先，我們先了解一下內(nèi)存的大體結(jié)構(gòu)工作流程，這樣會(huì)比較容量理解這些參數(shù)在其中所起到的作用。這部分的講述運(yùn)用DDR3的簡化時(shí)序圖DDR3的內(nèi)部是一個(gè)存儲(chǔ)陣列，將數(shù)據(jù)“填”進(jìn)去，你可以它想象成一張表格，如下圖所示。和表格的檢索原理一樣，先指定一個(gè)行（Row），再指定一個(gè)列（Column），我們就可以準(zhǔn)確地找到所需要的單元格，這就是內(nèi)存芯片尋址的基本原理。對于內(nèi)存，這個(gè)單元格可稱為存儲(chǔ)單元,那么這個(gè)表格（存儲(chǔ)陣列）就是邏輯Bank（Logical

Bank，下面簡稱Bank）。DDR3內(nèi)部Bank示意圖這是一個(gè)NXN的陣列，B代表Bank地址編號，C代表列地址編號，R代表行地址編號。如果尋址命令是B1、R2、C6，就能確定地址是圖中紅格的位置。目前DDR3內(nèi)存芯片基本上都是8個(gè)Bank設(shè)計(jì)，也就是說一共有8個(gè)這樣的“表格”。尋址的流程也就是先指定Bank地址，再指定行地址，然后指列地址最終的確尋址單元。目前DDR3系統(tǒng)而言，還存在物理Bank的概念，這是對內(nèi)存子系統(tǒng)的一個(gè)相關(guān)術(shù)語，并不針對內(nèi)存芯片。內(nèi)存為了保證CPU正常工作，必須一次傳輸完CPU在一個(gè)傳輸周期內(nèi)所需要的數(shù)據(jù)。而CPU在一個(gè)傳輸周期能接受的數(shù)據(jù)容量就是CPU數(shù)據(jù)總線的位寬，單位是bit(位)?？刂苾?nèi)存與CPU之間數(shù)據(jù)交換的北橋芯片也因此將內(nèi)存總線的數(shù)據(jù)位寬等同于CPU數(shù)據(jù)總線的位寬，這個(gè)位寬就稱為物理Bank（Physical

Bank，有的資料稱之為Rank）的位寬。目前這個(gè)位寬基本為64bit。在實(shí)際工作中，Bank地址與相應(yīng)的行地址是同時(shí)發(fā)出的，此時(shí)這個(gè)命令稱之為“行激活”（Row

Active）。在此之后，將發(fā)送列地址尋址命令與具體的操作命令（是讀還是寫），這兩個(gè)命令也是同時(shí)發(fā)出的，所以一般都會(huì)以“讀/寫命令”來表示列尋址。根據(jù)相關(guān)的標(biāo)準(zhǔn)，從行有效到讀/寫命令發(fā)出之間的間隔被定義為tRCD，即RAS

to

CAS

Delay（RAS至CAS延遲，RAS就是行地址選通脈沖，CAS就是列地址選通脈沖），我們可以理解為行選通周期。tRCD是DDR的一個(gè)重要時(shí)序參數(shù)，廣義的tRCD以時(shí)鐘周期（tCK，Clock

Time）數(shù)為單位，比如tRCD=3，就代表延遲周期為兩個(gè)時(shí)鐘周期，具體到確切的時(shí)間，則要根據(jù)時(shí)鐘頻率而定。tRCD=3接下來，相關(guān)的列地址被選中之后，將會(huì)觸發(fā)數(shù)據(jù)傳輸，但從存儲(chǔ)單元中輸出到真正出現(xiàn)在內(nèi)存芯片的

I/O

接口之間還需要一定的時(shí)間（數(shù)據(jù)觸發(fā)本身就有延遲，而且還需要進(jìn)行信號放大），這段時(shí)間就是非常著名的

CL（CAS

Latency，列地址脈沖選通潛伏期）。CL

的數(shù)值與

tRCD

一樣，以時(shí)鐘周期數(shù)表示。如

DDR3-800，時(shí)鐘頻率為

100MHz，時(shí)鐘周期為

10ns，如果

CL=2

就意味著

20ns

的潛伏期。不過CL只是針對讀取操作。由于芯片體積的原因，存儲(chǔ)單元中的電容容量很小，所以信號要經(jīng)過放大來保證其有效的識(shí)別性，這個(gè)放大/驅(qū)動(dòng)工作由S-AMP負(fù)責(zé)，一個(gè)存儲(chǔ)體對應(yīng)一個(gè)S-AMP通道。但它要有一個(gè)準(zhǔn)備時(shí)間才能保證信號的發(fā)送強(qiáng)度（事前還要進(jìn)行電壓比較以進(jìn)行邏輯電平的判斷），因此從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開始，數(shù)據(jù)即已傳向S-AMP，也就是說此時(shí)數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過一定的驅(qū)動(dòng)時(shí)間最終傳向數(shù)據(jù)I/O總線進(jìn)行輸出，這段時(shí)間我們稱之為tAC（Access

Time

from

CLK，時(shí)鐘觸發(fā)后的訪問時(shí)間）。CL和tAC示意圖目前內(nèi)存的讀寫基本都是連續(xù)的，因?yàn)榕cCPU交換的數(shù)據(jù)量以一個(gè)Cache

Line（即CPU內(nèi)Cache的存儲(chǔ)單位）的容量為準(zhǔn)，一般為64字節(jié)。而現(xiàn)有的Rank位寬為8字節(jié)（64bit），那么就要一次連續(xù)傳輸8次，這就涉及到我們也經(jīng)常能遇到的突發(fā)傳輸?shù)母拍睢Ｍ话l(fā)（Burst）是指在同一行中相鄰的存儲(chǔ)單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?，連續(xù)傳輸?shù)闹芷跀?shù)就是突發(fā)長度（Burst

Lengths，簡稱BL）。在進(jìn)行突發(fā)傳輸時(shí)，只要指定起始列地址與突發(fā)長度，內(nèi)存就會(huì)依次地自動(dòng)對后面相應(yīng)數(shù)量的存儲(chǔ)單元進(jìn)行讀/寫操作而不再需要控制器連續(xù)地提供列地址。這樣，除了第一筆數(shù)據(jù)的傳輸需要若干個(gè)周期（主要是之前的延遲，一般的是tRCD+CL）外，其后每個(gè)數(shù)據(jù)只需一個(gè)周期的即可獲得。突發(fā)連續(xù)讀取模式突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長度，后續(xù)的尋址與數(shù)據(jù)的讀取自動(dòng)進(jìn)行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸。談到了突發(fā)長度時(shí)。如果BL=4，那么也就是說一次就傳送4×64bit的數(shù)據(jù)。但是，如果其中的第二筆數(shù)據(jù)是不需要的，怎么辦？還都傳輸嗎？為了屏蔽不需要的數(shù)據(jù)，人們采用了數(shù)據(jù)掩碼（Data

I/O

Mask，簡稱DQM）技術(shù)。通過DQM，內(nèi)存可以控制I/O端口取消哪些輸出或輸入的數(shù)據(jù)。這里需要強(qiáng)調(diào)的是，在讀取時(shí)，被屏蔽的數(shù)據(jù)仍然會(huì)從存儲(chǔ)體傳出，只是在“掩碼邏輯單元”處被屏蔽。DQM由北橋控制，為了精確屏蔽一個(gè)P-Bank位寬中的每個(gè)字節(jié)，每個(gè)DIMM有8個(gè)DQM信號線，每個(gè)信號針對一個(gè)字節(jié)。這樣，對于4bit位寬芯片，兩個(gè)芯片共用一個(gè)DQM信號線，對于8bit位寬芯片，一個(gè)芯片占用一個(gè)DQM信號，而對于16bit位寬芯片，則需要兩個(gè)DQM引腳。在數(shù)據(jù)讀取完之后，為了騰出讀出放大器以供同一Bank內(nèi)其他行的尋址并傳輸數(shù)據(jù)，內(nèi)存芯片將進(jìn)行預(yù)充電的操作來關(guān)閉當(dāng)前工作行。還是以上面那個(gè)Bank示意圖為例。當(dāng)前尋址的存儲(chǔ)單元是B1、R2、C6。如果接下來的尋址命令是B1、R2、C4，則不用預(yù)充電，因?yàn)樽x出放大器正在為這一行服務(wù)。但如果地址命令是B1、R4、C4，由于是同一Bank的不同行，那么就必須要先把R2關(guān)閉，才能對R4尋址。從開始關(guān)閉現(xiàn)有的工作行，到可以打開新的工作行之間的間隔就是tRP（Row

Precharge

command

Period，行預(yù)充電有效周期），單位也是時(shí)鐘周期數(shù)。tRP示意圖在不同Bank間讀寫也是這樣，先把原來數(shù)據(jù)寫回，再激活新的Bank/Row。二、數(shù)據(jù)選取脈沖（DQS）DQS是DDR中的重要功能，它的功能主要用來在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個(gè)DQS信號線，它是雙向的，在寫入時(shí)它用來傳送由北橋發(fā)來的DQS信號，讀取時(shí)，則由芯片生成DQS向北橋發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號。DQS時(shí)序示意圖在寫入時(shí)，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿三、容量的計(jì)算1、結(jié)構(gòu)框圖DDR3內(nèi)部功能方塊圖上圖為X8data的單顆DDR3架構(gòu)圖，行（Row）地址線復(fù)用14根，列（Column）地址線復(fù)用10根，Bank數(shù)量為8個(gè)，IO

Buffer

通過8組數(shù)位線（DQ0-DQ7）來完成對外的通信，故此單顆DDR3芯片的容量為2的14次方乘2的10次方乘8乘8，結(jié)果為1Gbit，因?yàn)?B包含8bit，1GB/8=128MB。如果我們要做成容量為1GB的內(nèi)存條則需要8顆這樣的DDR3內(nèi)存芯片，每顆芯片含8根數(shù)位線（DQ0-DQ7）則總數(shù)寬為64bit，這樣正好用了一個(gè)Rank。假果還用128MB的DDR3芯片去做2GB內(nèi)存條，結(jié)果就會(huì)有所不同。我們最好選用4根數(shù)位線（DQ0-DQ3），數(shù)量是16顆，這樣也是用了一個(gè)Rank。2、管腳功能描述DDR3引腳說明3、狀態(tài)圖DDR狀態(tài)轉(zhuǎn)換圖Power

on:

上電。Reset

Procedure:

復(fù)位過程。Initialization:

初始化。ZQCL:

上電初始化后，用完成校準(zhǔn)ZQ電阻。ZQCL會(huì)觸發(fā)DRAM內(nèi)部的校準(zhǔn)引擎，一旦校準(zhǔn)完成，校準(zhǔn)后的值會(huì)傳遞到DRAM的IO管腳上，并反映為輸出驅(qū)動(dòng)和ODT阻值。ZQCS:

周期性的校準(zhǔn)，能夠跟隨電壓和溫度的變化而變化。校準(zhǔn)需要更短的時(shí)間窗口，一次校準(zhǔn)，可以有效的糾正最小0.5%的RON和RTT電阻。Al：Additive

latency.是用來在總線上保持命令或者數(shù)據(jù)的有效時(shí)間。在ddr3允許直接操作讀和寫的操作過程中，AL是總線上的數(shù)據(jù)出現(xiàn)到進(jìn)入器件內(nèi)部的時(shí)間。下圖為DDR3標(biāo)準(zhǔn)所支持的時(shí)間操作。DDR3時(shí)間設(shè)置說明Write

Leveling:為了得到更好的信號完整性，DDR3存儲(chǔ)模塊采取了FLY_BY的拓?fù)浣Y(jié)構(gòu)，來處理命令、地址、控制信號和時(shí)鐘。FLY_BY的拓?fù)浣Y(jié)構(gòu)可以有效的減少stub的數(shù)量和他們的長度，

但是卻會(huì)導(dǎo)致時(shí)鐘和strobe信號在每個(gè)芯片上的flight

time

skew,這使得控制器（FPGA或者CPU），

很難以保持Tdqss

,tdss和tdsh這些時(shí)序。這樣，ddr3支持write

leveling這樣一個(gè)特性，來允許控制器來補(bǔ)償傾斜（flight

time

skew）。存儲(chǔ)器控制器能夠用該特性和從DDR3反饋的數(shù)據(jù)調(diào)成DQS和CK之間的關(guān)系。在這種調(diào)整中，存儲(chǔ)器控制器可以對DQS信號可調(diào)整的延時(shí)，來與時(shí)鐘信號的上升邊沿對齊。

控制器不停對DQS進(jìn)行延時(shí)，直到發(fā)現(xiàn)從0到1之間的跳變出現(xiàn)，然后DQS的延時(shí)通過這樣的方式被建立起來了，由此可以保證tDQSS。writeleveling功能實(shí)現(xiàn)說明圖MRS:

MODE

Register

Set,

模式寄存器設(shè)置。為了應(yīng)用的靈活性，不同的功能、特征和模式等在DDR3芯片上的Mode

Register中，通過編程來實(shí)現(xiàn)。模式寄存器MR沒有缺省值，因此模式寄存器MR必須在上電或者復(fù)位后被完全初始化，這樣才能使得DDR可以正常工作。正常工作模式下，MR也可以被重新寫入。模式寄存器的設(shè)置命令周期，tMRD兩次操作的最小時(shí)間，其具體時(shí)序圖，如下圖10-9所示。模式寄存器，分為MR0、MR1、MR2和MR4。MR0用來存儲(chǔ)DDR3的不同操作模式的數(shù)據(jù)：包括突發(fā)長度、讀取突發(fā)種類、CAS長度、測試模式、DLL復(fù)位等。MR1用來存儲(chǔ)是否使能DLL、輸出驅(qū)動(dòng)長度、Rtt_Nom、額外長度、寫電平使能等。MR2用來存儲(chǔ)控制更新的特性，

Rtt_WR阻抗，和CAS寫長度。MR3用來控制MPR。tMRD時(shí)序圖MPR:

Multi-purpose

register.

多用途寄存器。MPR的功能是讀出一個(gè)預(yù)先設(shè)定的系統(tǒng)時(shí)序校準(zhǔn)比特序列。為了使能MPR功能，需要在MRS的寄存器MR3的A2位寫1，并且在此之前需要將DDR3的所有bank處于idle狀態(tài)；

一旦MPR被使能后，任何RD和RDA的命令都會(huì)被引入到MPR寄存器中，當(dāng)MPR寄存器被使能后，

除非MPR被禁止（MR3的A2=0），否則就只有RD和RDA被允許。在MPR被使能的時(shí)候，RESET功能是被允許的。Precharge

Power

Down:

bank在in-progress命令后關(guān)閉。Active

Power

Down:bank在in-progress命令后依然打開。Idle：所有的bank必須預(yù)先充電，所有時(shí)序滿足，DRAM的ODT電阻，RTT必須為高阻。CWL:CAS

write

latency.

以時(shí)鐘周期為單位，在內(nèi)部寫命令和第一位輸入數(shù)據(jù)的時(shí)間延時(shí)，該單位始終為整數(shù)。在操作過程中，所有的寫延時(shí)WL被定義為AL（Additive

Latency）+CWL。Rtt:

Dynamic

ODT.DDR3引入的新特性。在特定的應(yīng)用環(huán)境下為了更好的在數(shù)據(jù)總線上改善信號完整性，不需要特定的MRS命令即可以改變終結(jié)強(qiáng)度（或者稱為終端匹配）。在MR2中的A9和A10位設(shè)置了Rtt_WR。DDR3中，

有兩種RTT值是可以選擇的，一種是RTT_Nom,另一種是RTT_WR;Rtt_Nom是在沒有寫命令的時(shí)候被選擇的，當(dāng)有了寫命令后，ODT就會(huì)變成Rtt_wr，當(dāng)寫命令結(jié)束后，又會(huì)回到Rtt_nom。也就是說，RTT在ODT使能后出現(xiàn)，當(dāng)總線上沒有數(shù)據(jù)的時(shí)候，采用的RTT值為RTT_nom;而當(dāng)總線上有了數(shù)據(jù)后，要求此時(shí)的ODT的值為Rtt_wr。具體的DDR3的ODT產(chǎn)生時(shí)序見圖10-10。當(dāng)ODT被使能后，必須要保持高電平ODTH4個(gè)時(shí)鐘周期才可以有效；如果寫命令被放入寄存器并且ODT是高，那么ODT必須保持ODTH4或者ODTH8，這樣ODT才可以有效。odtrttACT

=

ACTIVATE

PREA

=

PRECHARGE

ALL

SRX

=

自刷新推出MPR

=

多用處寄存器

READ

=

RD，RDS4，RDS8

WRITE=WR，WRS4，WRS8MRS=模式寄存器集

READ

AP=RDAP,RDAPS4,RDAPS8

WRITE=WRAP,WRAPS4,WRAPS8PDE=掉電進(jìn)入

REF=REFRESH

ZQCL=ZQ

LONG

CALIBRATIONPDX=掉電推出

RESET=啟動(dòng)復(fù)位過程

ZACS=ZA

SHORT

CALIBTATIONPRE=預(yù)充電

SRE=自刷新進(jìn)入4、工作原理在描述了上述的一些基本概念后，就可以對圖中的DDR3工作原理進(jìn)行基本的描述了理解了。首先，芯片進(jìn)入上電，在上電最小為200us的平穩(wěn)電平后，等待500usCKE使能，在這段時(shí)間芯片內(nèi)部開始狀態(tài)初始化，該過程與外部時(shí)鐘無關(guān)。在時(shí)鐘使能信號前（cke），必須保持最小10ns或者5個(gè)時(shí)鐘周期，除此之外，還需要一個(gè)NOP命令或者Deselect命令出現(xiàn)在CKE的前面。然后DDR3開始了ODT的過程，在復(fù)位和CKE有效之前，ODT始終為高阻。在CKE為高后，等待tXPR(最小復(fù)位CKE時(shí)間)，然后開始從MRS中讀取模式寄存器。然后加載MR2、MR3的寄存器，來配置應(yīng)用設(shè)置；然后使能DLL，并且對DLL復(fù)位。接著便是啟動(dòng)ZQCL命令，來開始ZQ校準(zhǔn)過程。等待校準(zhǔn)結(jié)束后，DDR3就進(jìn)入了可以正常操作的狀態(tài)。對于基本的配置過程，現(xiàn)在就可以結(jié)束了。下面，結(jié)合CH1的控制器FPGA,說明對DDR3相關(guān)的配置。DDR3命令表上表中MRS可以設(shè)置Mode寄存器值Mode寄存器值設(shè)置說明圖設(shè)置時(shí)序圖以上圖為例，CS#，RAS#，CAS#，WE#為L，L，H，H。則指令為Row/Bank

Active；隨后CS#拉高，command無效，在第4個(gè)時(shí)鐘周期這4個(gè)信號變?yōu)長，H，L，H，對照表格，指令為Read，經(jīng)過幾個(gè)時(shí)鐘周期延遲，在3CLK后讀數(shù)據(jù)。5、

DDR3其他相關(guān)資料DDR3SDRAM是高速動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，內(nèi)部配置有8個(gè)BANK。DDR3SDRAM使用8n預(yù)取結(jié)構(gòu)，以獲得高速操作。8n預(yù)取結(jié)構(gòu)同接口組合起來以完成在I/O腳上每個(gè)時(shí)鐘兩個(gè)數(shù)據(jù)字的傳輸。DDR3SDRAM的一個(gè)單次讀或?qū)懖僮饔蓛刹糠纸M成：一是在內(nèi)部DRAM核中進(jìn)行的8n位寬四個(gè)時(shí)鐘數(shù)據(jù)傳輸，另一個(gè)是在I/O腳上進(jìn)行的兩個(gè)對應(yīng)n位寬、半時(shí)鐘周期的數(shù)據(jù)傳輸。對DDR3SDRAM的讀寫操作是有方向性的突發(fā)操作，從一個(gè)選擇的位置開始，突發(fā)長度是8或者是一個(gè)以編程序列的長度為4的Chopped突發(fā)方式。操作開始于Active命令，隨后是一個(gè)Read/Write命令。Active命令同時(shí)并發(fā)含帶地址位，以選擇Bank和Row地址（BA0-BA2選擇BANK、A0-A15選擇Row）。而Read/Write命令并發(fā)含帶突發(fā)操作的起始Column地址，并確定是否發(fā)布自動(dòng)預(yù)充電命令（通過A10）和選擇BC4或BL8模式（通過A12）（如果模式寄存器使能）。在正常操作之前，DDR3SDRAM必要以預(yù)先定義的方式上電和初始化。DDR3內(nèi)存的技術(shù)改進(jìn)那么，從技術(shù)看，DDR3內(nèi)存與目前主流的DDR2內(nèi)存相比，其特點(diǎn)體現(xiàn)在哪些方面呢？我們首先介紹DDR3內(nèi)存針對DDR2中存在的不足的改進(jìn)邏輯Bank數(shù)量DDR2

SDRAM中有4Bank和8Bank的設(shè)計(jì)，目的就是為了應(yīng)對未來大容量芯片的需求。而DDR3很可能將從2Gb容量起步，因此起始的邏輯Bank就是8個(gè)，另外還為未來的16個(gè)邏輯Bank做好了準(zhǔn)備。封裝（Packages）DDR3由于新增了一些功能，所以在引腳方面會(huì)有所增加，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格。并且DDR3必須是綠色封裝，不能含有任何有害物質(zhì)。突發(fā)長度（BL，Burst

Length）由于DDR3的預(yù)取為8bit，所以突發(fā)傳輸周期（BL，Burst

Length）也固定為8，而對于DDR2和早期的DDR架構(gòu)的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個(gè)4-bit

Burst

Chop（突發(fā)突變）模式，即由一個(gè)BL=4的讀取操作加上一個(gè)BL=4的寫入操作來合成一個(gè)BL=8的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過A12地址線來控制這一突發(fā)模式。而且需要指出的是，任何突發(fā)中斷操作都將在DDR3內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如4bit順序突發(fā)）。尋址時(shí)序（Timing）就像DDR2從DDR轉(zhuǎn)變而來后延遲周期數(shù)增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2至5之間，而DDR3則在5至11之間，且附加延遲（AL）的設(shè)計(jì)也有所變化。DDR2時(shí)AL的范圍是0至4，而DDR3時(shí)AL有三種選項(xiàng)，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個(gè)時(shí)序參數(shù)——寫入延遲（CWD），這一參數(shù)將根據(jù)具體的工作頻率而定。DDR3內(nèi)存的新增功能如果上一部分介紹的DDR3內(nèi)存對DDR2內(nèi)存的改進(jìn)更多的是某種程度上的修正或簡單提高的話，DDR3內(nèi)存還有部分DDR2內(nèi)存所不具備的功能，正是這些，讓DDR3內(nèi)存的表現(xiàn)有了根本性的提高重置（Reset）重置是DDR3新增的一項(xiàng)重要功能，并為此專門準(zhǔn)備了一個(gè)引腳。DRAM業(yè)界已經(jīng)很早以前就要求增這一功能，如今終于在DDR3身上實(shí)現(xiàn)。這一引腳將使DDR3的初始化處理變得簡單。當(dāng)Reset命令有效時(shí)，DDR3內(nèi)存將停止所有的操作，并切換至最少量活動(dòng)的狀態(tài)，以節(jié)約電力。在Reset期間，DDR3內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所以有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉。所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖相環(huán)路）與時(shí)鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動(dòng)靜。這樣一來，將使DDR3達(dá)到最節(jié)省電力的目的。ZQ校準(zhǔn)ZQ也是一個(gè)新增的腳，在這個(gè)引腳上接有一個(gè)240歐姆的低公差參考電阻。這個(gè)引腳通過一個(gè)命令集，通過片上校準(zhǔn)引擎（ODCE，On-Die

Calibration

Engine）來自動(dòng)校驗(yàn)數(shù)據(jù)輸出驅(qū)動(dòng)器導(dǎo)通電阻與ODT的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令之后，將用相應(yīng)的時(shí)鐘周期（在加電與初始化之后用512個(gè)時(shí)鐘周期，在退出自刷新操作后用256時(shí)鐘周期、在其他情況下用64個(gè)時(shí)鐘周期）對導(dǎo)通電阻和ODT電阻進(jìn)行重新校準(zhǔn)。參考電壓分成兩個(gè)對于內(nèi)存系統(tǒng)工作非常重要的參考電壓信號VREF，在DDR3系統(tǒng)中將分為兩個(gè)信號。一個(gè)是為命令與地址信號服務(wù)的VREFCA，另一為數(shù)據(jù)總線服務(wù)的VREFDQ，它將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級。根據(jù)溫度自動(dòng)自刷新（SRT，Self-Refresh

Temperature）為了保證所保存的數(shù)據(jù)不丟失，DRAM必須定時(shí)進(jìn)