第三講數(shù)據(jù)類(lèi)型演示文稿

第三講數(shù)據(jù)類(lèi)型演示文稿1當(dāng)前1頁(yè)，總共49頁(yè)。2（優(yōu)選）第三講數(shù)據(jù)類(lèi)型當(dāng)前2頁(yè)，總共49頁(yè)。1)BIT（位，表示一位的信號(hào)值，位值為‘0’或‘1’）和BIT_VECTOR（位矢量，表示一組位數(shù)據(jù)）。聲明：

SIGNALX:BIT；SIGNALY:BIT_VECTOR(3DOWNTO0);SIGNALW:BIT_VECTOR(0DOWNTO3);

注意：最高位MSB（MostSignificantBit）的順序！賦值：

X<=‘1’;----單引號(hào)！Y<=“1001”;----雙引號(hào)！

當(dāng)前3頁(yè)，總共49頁(yè)。2)

STD_LOGIC和STD_LOGIC_VECTOR：這兩者是IEEE1164標(biāo)準(zhǔn)中引入的8邏輯值系統(tǒng)。std_logic_vector類(lèi)型是由std_logic構(gòu)成的數(shù)組。定義如下：typestd_logic_vectorisarray(naturalrange<>)ofstd_logic;

賦值的原則：相同位寬，相同數(shù)據(jù)類(lèi)型。定義8種數(shù)字邏輯值的原因：

由std_logic類(lèi)型代替bit類(lèi)型可以完成電子系統(tǒng)的精確模擬，并可實(shí)現(xiàn)常見(jiàn)的三態(tài)總線(xiàn)電路。當(dāng)前4頁(yè)，總共49頁(yè)。兩個(gè)或以上數(shù)字邏輯電路的輸出端連接到同一個(gè)節(jié)點(diǎn)時(shí)（稱(chēng)為“線(xiàn)與”現(xiàn)象！），節(jié)點(diǎn)的電平該如何取值？典型案例：總線(xiàn)！1EN1ENAY11EN2ENBY21EN3ENCY3總線(xiàn)

驅(qū)動(dòng)能力強(qiáng)的電路可以將節(jié)點(diǎn)電平強(qiáng)行拉高或拉低，因此需建立多值邏輯系統(tǒng)加以細(xì)分。節(jié)點(diǎn)的電平取值取決于：兩者或多者當(dāng)前的輸出電平值；兩者的驅(qū)動(dòng)能力強(qiáng)弱。X：‘強(qiáng)’不確定值；W：‘弱’不確定值；0：‘強(qiáng)’0；L：‘弱’0；1：‘強(qiáng)’1；H：‘弱’1；Z：高阻態(tài)（三態(tài)緩沖器，常用于總線(xiàn)設(shè)計(jì)）-：不可能出現(xiàn)的情況當(dāng)前5頁(yè)，總共49頁(yè)。8邏輯值系統(tǒng)數(shù)值關(guān)系表數(shù)值關(guān)系歸納：X或-與其它數(shù)值連接時(shí)，最終電平取值均為X；Z與其它數(shù)值連接時(shí)，最終電平取值均為其它數(shù)值；與X類(lèi)似，W與L/H數(shù)值連接時(shí)，最終電平取值均為W；0與1、L與H連接時(shí)，最終電平取值分別為X、W；多個(gè)輸出連接到同一個(gè)節(jié)點(diǎn)上時(shí)，節(jié)點(diǎn)的電平取值：當(dāng)前6頁(yè)，總共49頁(yè)。STD_LOGIC_VECTOR類(lèi)型數(shù)據(jù)的算術(shù)運(yùn)算操作STD_LOGIC_VECTOR類(lèi)型數(shù)據(jù)不能直接進(jìn)行算術(shù)運(yùn)算。通過(guò)聲明ieee庫(kù)中的std_signed和std_logic_unsigned這兩個(gè)包集，該類(lèi)型數(shù)據(jù)即可進(jìn)行算術(shù)運(yùn)算。例：LIBRARYieee；USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;signala,b:INSTD_LOGIC_VECTOR(7DOWNTO0);signalc：OUTSTD_LOGIC_VECTOR(7DOWNTO0);c<=a+b;當(dāng)前7頁(yè)，總共49頁(yè)。3）STD_ULOGIC和STD_ULOGIC_VECTOR:

比STD_LOGIC類(lèi)型多引入了一個(gè)邏輯值‘U’，代表初始不定值。但沒(méi)有指定兩個(gè)STD_ULOGIC信號(hào)連接到同一個(gè)節(jié)點(diǎn)上發(fā)生沖突后的邏輯值，因此要避免兩個(gè)輸出信號(hào)直接進(jìn)行連接的情況。當(dāng)前8頁(yè)，總共49頁(yè)。4）布爾類(lèi)型（boolean）布爾量具有兩種狀態(tài)：false和true

常用于邏輯函數(shù)，如相等（=）、比較（<）等中作邏輯比較。如，bit值轉(zhuǎn)化成boolean值：

boolean_var:=(bit_var=‘1’);5）字符（CHARACTER）：用單引號(hào)將字符括起來(lái)。

variablecharacter_var:character;......Character_var:=‘A’;當(dāng)前9頁(yè)，總共49頁(yè)。6）整數(shù)（integer）integer表示所有正的和負(fù)的整數(shù)。硬件實(shí)現(xiàn)時(shí)，利用32位的位矢量來(lái)表示?？蓪?shí)現(xiàn)的整數(shù)范圍為：-（231-1）to(231-1)VHDL綜合器要求對(duì)具體的整數(shù)作出范圍限定，否則無(wú)法綜合成硬件電路。如：signals:integerrange0to15;信號(hào)s的取值范圍是0-15，可用4位二進(jìn)制數(shù)表示，因此s將被綜合成由四條信號(hào)線(xiàn)構(gòu)成的信號(hào)。當(dāng)前10頁(yè)，總共49頁(yè)。7）自然數(shù)（natural）和正整數(shù)（positive）natural是integer的子類(lèi)型，表示非負(fù)整數(shù)。positive是integer的子類(lèi)型，表示正整數(shù)。定義如下：subtypenaturalisintegerrange0tointeger’high;subtypepositiveisintegerrange1tointeger’high;當(dāng)前11頁(yè)，總共49頁(yè)。8）實(shí)數(shù)（REAL）或稱(chēng)浮點(diǎn)數(shù)取值范圍：-1.0E38-+1.0E38

實(shí)數(shù)類(lèi)型僅能用于VHDL仿真器，一般綜合器不支持。9）物理量字符（Physicalliteral）:

時(shí)間、電壓等，可以仿真，但不可綜合（即綜合庫(kù)中沒(méi)有直接可以調(diào)用的器件）。

由整數(shù)和物理單位組成如：55ms，20ns當(dāng)前12頁(yè)，總共49頁(yè)。10）SIGNED(有符號(hào)數(shù))和UNSIGNED（無(wú)符號(hào)數(shù)）：

ieee庫(kù)std_logic_arith包集中定義的數(shù)據(jù)類(lèi)型，只能表示大于等于0的數(shù)，能夠支持算術(shù)運(yùn)算、比較運(yùn)算，但不支持邏輯運(yùn)算。

只有在代碼開(kāi)始部分聲明ieee庫(kù)中的包集std_logic_arith，才能使用有符號(hào)數(shù)和無(wú)符號(hào)數(shù)。有符號(hào)數(shù)和無(wú)符號(hào)數(shù)的語(yǔ)法結(jié)構(gòu)與STD_LOGIC_VECTOR相似，與整數(shù)不同，例如：

SIGNALX:SIGNED(7DOWNTO0);SIGNALY:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALZ:INTEGERRANGE0TO255;當(dāng)前13頁(yè)，總共49頁(yè)。例：signed和unsigned數(shù)的合法與非法操作：libraryieee;useieee.std_logic_1164.all;;--必須聲明該包集才能使用signed和unsigned數(shù)。signala,b:INSIGNED(7DOWNTO0);signalx:OUTSIGNED(7DOWNTO0);x<=a+b;--合法（支持算術(shù)運(yùn)算）x<=aANDb；--非法（不支持邏輯運(yùn)算）當(dāng)前14頁(yè)，總共49頁(yè)。例：STD_LOGIC_VECTOR的合法與非法操作：libraryieee;useieee.std_logic_1164.all;--不必聲明其它包集。signala,b:INstd_logic_vector(7DOWNTO0);signalx:OUTstd_logic_vector(7DOWNTO0);x<=a+b;--非法（不支持算術(shù)運(yùn)算）x<=aANDb；--合法（支持邏輯運(yùn)算）----------------------------------------注意：如果聲明std_logic_signed和std_logic_unsigned兩個(gè)包集，則STD_LOGIC_VECTOR類(lèi)型的數(shù)據(jù)也可以進(jìn)行算術(shù)運(yùn)算。當(dāng)前15頁(yè)，總共49頁(yè)。例：STD_LOGIC_VECTOR的合法與非法操作：libraryieee;useieee.std_logic_1164.all;;signala,b:INstd_logic_vector(7DOWNTO0);signalx:OUTstd_logic_vector(7DOWNTO0);x<=a+b;--合法（支持算術(shù)運(yùn)算）x<=aANDb；--合法（支持邏輯運(yùn)算）當(dāng)前16頁(yè)，總共49頁(yè)。3.2用戶(hù)定義的數(shù)據(jù)類(lèi)型用類(lèi)型定義語(yǔ)句TYPE實(shí)現(xiàn)用戶(hù)自定義數(shù)據(jù)類(lèi)型。

TYPE語(yǔ)句格式：例：typebyteisarray(7downto0)ofbit；

variableaddend:byte；

typeweekis(sun,mon,tue,wed,thu,fri,sat);type數(shù)據(jù)類(lèi)型名is數(shù)據(jù)類(lèi)型定義[of基本數(shù)據(jù)類(lèi)型]；可選當(dāng)前17頁(yè)，總共49頁(yè)。1）用戶(hù)定義的整數(shù)類(lèi)型用戶(hù)定義的整數(shù)類(lèi)型是標(biāo)準(zhǔn)包中整數(shù)類(lèi)型的子范圍。格式：例：typemy_naturalisrange0to9；---用戶(hù)定義的自然數(shù)類(lèi)型；typemy_integerisrange-3to3;---用戶(hù)定義的整數(shù)類(lèi)型；

type類(lèi)型名稱(chēng)isrange整數(shù)范圍；當(dāng)前18頁(yè)，總共49頁(yè)。2）枚舉（enumerated）類(lèi)型

枚舉該類(lèi)型的所有可能的值。格式：如：typemy_logicis(‘0’，‘1’，‘Z’);typestateis(idle,forward,backward,stop);--常用于有限狀態(tài)機(jī)的定義。typecoloris(blue,green,yellow,red)；

variablehue:color；hue:=blue；typebit_vectorisarray(naturalrange<>)ofBIT;---range<>表示數(shù)據(jù)取值范圍沒(méi)有約束，naturalrange<>表示數(shù)據(jù)值約束在自然數(shù)范圍內(nèi)。

type類(lèi)型名稱(chēng)is(枚舉文字{，枚舉文字}）；當(dāng)前19頁(yè)，總共49頁(yè)。枚舉類(lèi)型的編碼：綜合器自動(dòng)實(shí)現(xiàn)枚舉類(lèi)型元素的編碼，一般將第一個(gè)枚舉量（最左邊）編碼為0，以后的依次加1。編碼用位矢量表示，位矢量的長(zhǎng)度將取所需表達(dá)的所有枚舉元素的最小值。如：typecoloris(blue,green,yellow,red)；編碼為：blue=“00”;green=“01”;yellow=“10”;red=“11”;當(dāng)前20頁(yè)，總共49頁(yè)。3.3子類(lèi)型子類(lèi)型是已定義的類(lèi)型或子類(lèi)型的一個(gè)子集。格式：例：bit_vector類(lèi)型定義如下：typebit_vectorisarray(naturalrange<>)ofbit；如設(shè)計(jì)中只用16bit；可定義子類(lèi)型如下：subtypemy_vectorisbit_vector(0to15)；注：子類(lèi)型與基（父）類(lèi)型具有相同的操作符和子程序?？梢灾苯舆M(jìn)行賦值操作。subtype子類(lèi)型名is數(shù)據(jù)類(lèi)型名[范圍]；當(dāng)前21頁(yè)，總共49頁(yè)。SUBTYPE語(yǔ)句格式：例：

subtypedigitsisintegerrange0to9;

由subtype語(yǔ)句定義的數(shù)據(jù)類(lèi)型稱(chēng)為子類(lèi)型。subtype子類(lèi)型名is基本數(shù)據(jù)類(lèi)型約束范圍；當(dāng)前22頁(yè)，總共49頁(yè)。3.4數(shù)組（ARRAY）數(shù)組是將相同數(shù)據(jù)類(lèi)型的數(shù)據(jù)集合在一起形成的一種新的數(shù)據(jù)類(lèi)型?？梢允?D、2D或1D*1D,更高維數(shù)的數(shù)組往往是不可綜合（即綜合庫(kù)中沒(méi)有直接可以調(diào)用的器件）的。數(shù)組的結(jié)構(gòu)：001000010001101001100010001101001100a.標(biāo)量b.1D數(shù)組矢量c.1D*1D矢量數(shù)組

d.2D

二維標(biāo)量數(shù)組當(dāng)前23頁(yè)，總共49頁(yè)。typetype_nameisarray(specification)ofdata_type；

VHDL中預(yù)定義的數(shù)據(jù)類(lèi)型僅包括標(biāo)量類(lèi)型（單個(gè)位）和矢量類(lèi)型（一維數(shù)組）兩類(lèi)，并沒(méi)有預(yù)定義2D和1D*1D數(shù)組，用戶(hù)可以自定義。定義的語(yǔ)法如下：

數(shù)組類(lèi)型對(duì)signal/variable/constant的聲明的語(yǔ)法如下：

signal(constant/variable）signal_name:type_name[:=initial_value]；可選當(dāng)前24頁(yè)，總共49頁(yè)。

例子：一種定義1D*1D數(shù)組的方法：

TYPErowISARRAY(7DOWNTO0)OFSTD_LOGIC;--1D數(shù)組；

TYPEmatrixISARRAY(0TO3)OFrow；--1D*1D數(shù)組，矢量數(shù)組；

SIGNALx：matrix；---聲明是1D*1D信號(hào)另一種定義1D*1D數(shù)組的方法：

TYPEmatrixISARRAY(0TO3)OFSTD_LOGIC_VECTOR(7DOWNTO0);二維數(shù)組的定義方法：

TYPEmatrix2DISARRAY(0TO3,7DOWNTO0)OFSTD_LOGIC;

矢量標(biāo)量當(dāng)前25頁(yè)，總共49頁(yè)。例：數(shù)組的初始化：

CONSTANTX:vector_array:=(”0011”,”1100”,”0101”);--常用于指令或數(shù)據(jù)ROM設(shè)計(jì)中。

signalY:vector_array2:=(‘1’,’0’,’0’,’1’);variableZ:vector_array3:=((‘0’,’1’,’1’,’0’),(‘1’,’0’,’1’,’1’));例：合法與非法的數(shù)組賦值：

TYPErowISARRAY(7DOWNTO0)OFSTD_LOGIC;TYPEarray1ISARRAY(0TO3)OFrow;TYPEarray2ISARRAY(0TO3)OFSTD_LOGIC_VECTOR(7DOWNTO0);TYPEarray3ISARRAY(0TO3,7DOWNTO0)OFSTD_LOGIC;當(dāng)前26頁(yè)，總共49頁(yè)。

SIGNALx:row;SIGNALy:array1;SIGNALv:array2;SIGNALw:array3;-----------------------------------------x<=v(1);--非法，類(lèi)型不匹配，x是row類(lèi)型，而v(1)是STD_LOGIC_VECTOR類(lèi)型的。

x<=w(2);--非法，w必須帶兩個(gè)索引值；

x<=w(2,2DOWNTO0);--非法，X是row類(lèi)型的，而右側(cè)是std_logic類(lèi)型的。

v(0)<=w(2,2DOWNTO0);--非法，v（0）是std_logic_vector類(lèi)型的，右側(cè)是std_logic類(lèi)型的，數(shù)據(jù)類(lèi)型不匹配。

w(1,5DOWNTO1)<=v(2)(4DOWNTO0);--非法，類(lèi)型不匹配。

當(dāng)前27頁(yè)，總共49頁(yè)。3.5端口數(shù)組,例：

---------------------包集--------------libraryieee;useieee.std_logic_1164.all;-----------------------------------PACKAGEmy_data_typesISTYPEvector_arrayISARRAY(NATURALRANGE<>)OFSTD_LOGIC_VECTOR(7DOWNTO0);ENDmy_data_types;--------------------主代碼----------------------libraryieee;useieee.std_logic_1164.all;usework.my_data_types.all;---用戶(hù)定義的包集-----------------------------ENTITYmuxISPORT(inp:INvector_array(0TO3);

….);ENDmux;……………..

ENTITY中不允許使用TYPE進(jìn)行類(lèi)型定義，須在包集中自定義。當(dāng)前28頁(yè)，總共49頁(yè)。

---------------------包集--------------libraryieee;useieee.std_logic_1164.all;-----------------------------------PACKAGEmy_data_typesIS

CONSTANT

b:INTEGER:=7;TYPEvector_arrayISARRAY(NATURALRANGE<>)OFSTD_LOGIC_VECTOR(bDOWNTO0);ENDmy_data_types;-----------------------------包含常量的聲明當(dāng)前29頁(yè)，總共49頁(yè)。3.6記錄類(lèi)型

記錄是不同類(lèi)型的名稱(chēng)域的集合，而ARRAY只能包含相同類(lèi)型的數(shù)據(jù)。格式如下：

訪(fǎng)問(wèn)記錄體元素的方式：記錄體名.元素名type記錄類(lèi)型名isrecord

元素名：數(shù)據(jù)類(lèi)型名；元素名：數(shù)據(jù)類(lèi)型名；┇endrecord；當(dāng)前30頁(yè)，總共49頁(yè)。例：

constantlen:integer:=8;subtypebyte_vecisbit_vector(len-1downto0);

typebyte_and_ixisrecordbyte:byte_vec;ix:integerrange0tolen;endrecord;

signalx,y,z:

byte_and_ix;signaldata:byte_vec;signalnum:integer;

…….

x.byte<=“11110000”;

x.ix<=2;data<=y.byte;num<=y.ix;z<=x;當(dāng)前31頁(yè)，總共49頁(yè)。3.7數(shù)據(jù)類(lèi)型轉(zhuǎn)換

VHDL是一種強(qiáng)類(lèi)型語(yǔ)言，不同類(lèi)型的數(shù)據(jù)對(duì)象必須經(jīng)過(guò)類(lèi)型轉(zhuǎn)換，才能相互操作。兩種實(shí)現(xiàn)數(shù)據(jù)類(lèi)型轉(zhuǎn)換的常見(jiàn)方法：1）寫(xiě)一段專(zhuān)用于數(shù)據(jù)類(lèi)型轉(zhuǎn)換的VHDL代碼2）調(diào)用包集中預(yù)定義的數(shù)據(jù)類(lèi)型轉(zhuǎn)換函數(shù)，如包集std_logic_1164。當(dāng)前32頁(yè)，總共49頁(yè)。例：不同類(lèi)型數(shù)據(jù)的合法與非法操作

TYPElongISINTEGERRANGE-100TO+100;TYPEshortISINTEGERRANGE-10TO+10;SIGNALx:short;SIGNALy:long;

y<=2*x+5;---非法（數(shù)據(jù)類(lèi)型不匹配，雖然都是INTEGER的子類(lèi)型?。?/p>

y<=long(2*x+5);---合法（運(yùn)算結(jié)果已經(jīng)強(qiáng)制轉(zhuǎn)換成long類(lèi)型。）

當(dāng)前33頁(yè)，總共49頁(yè)。ieee.std_logic_arith中提供了多種數(shù)據(jù)類(lèi)型轉(zhuǎn)換函數(shù)：不包括std_logic_vector類(lèi)型，如有需要，須使用std_logic_unsigned/signed包集當(dāng)前34頁(yè)，總共49頁(yè)。例：數(shù)據(jù)類(lèi)型轉(zhuǎn)換

libraryieee;useieee.std_logic_1164.all;

useieee.std_logic_arith.all;

…….signala:INunsigned(7DOWNTO0);signalb:INunsigned(7DOWNTO0);signaly:OUTstd_logic_vector(7DOWNTO0);

…….

y<=CONV_STD_LOGIC_VECTOR((a+b),8);

當(dāng)前35頁(yè)，總共49頁(yè)。3.8可綜合的數(shù)據(jù)類(lèi)型

數(shù)據(jù)類(lèi)型

可綜合的數(shù)值BIT,BIT_VECTOR‘0’,‘1’STD_LOGIC,STD_LOGIC_VECTOR

‘X’,‘0’,‘1’,‘Z’,

不是全部的8值都可綜合的；另，在不需要’X’,’Z’兩種取值時(shí)可用BIT類(lèi)型混用。STD_ULOGIC,STD_ULOGIC_VECTOR‘X’,‘0’,‘1’,‘Z’,

不是全部的8值都可綜合的；另，在不需要’X’,’Z’兩種取值時(shí)可用BIT類(lèi)型混用。BOOLEAN

True,FalseNATURAL/UNSIGNED

0到+2147483647INTEGER/SIGNED

-2147483647到+2147483647用戶(hù)自定義整型

INTEGER的子集用戶(hù)自定義枚舉類(lèi)型根據(jù)用戶(hù)自定義進(jìn)行編碼得到SUBTYPE任何預(yù)定義或用戶(hù)自定義類(lèi)型的子集ARRAY上述任一種類(lèi)型數(shù)據(jù)的集合RECORD上述多種類(lèi)型數(shù)據(jù)的集合當(dāng)前36頁(yè)，總共49頁(yè)。例子：常用數(shù)據(jù)類(lèi)型的聲明與賦值signala:BIT;signalb:BIT_VECTOR(7DOWNTO0);signalc:STD_LOGIC;signald:STD_LOGIC_VECTOR(7DOWNTO0);signale:INTEGERRANGE0TO255;a<=b(5);a<=c;

b(0)<=a;b<=d;類(lèi)型不匹配c<=d(5);e<=b;d(0)<=c;e<=d;b<=(7=>’0’,1=>’1’,OTHERS=>’1’);C<=‘Z’;當(dāng)前37頁(yè)，總共49頁(yè)。例子：?jiǎn)蝹€(gè)位和位矢量ENTITYand2ISPORT(a,b:INBIT;x:OUTBIT);ENDand2;architectureand2ofand2isBEGINx<=aANDb;ENDand2;ENTITYand2ISPORT(a,b:inbit_vector(0TO3);x:outbit_vector(0TO3));

ENDand2;architectureand2ofand2isBEGINx<=aANDb;ENDand2;當(dāng)前38頁(yè)，總共49頁(yè)。abxa(0)b(0)x(0)a(1)b(1)x(1)a(2)b(2)x(2)a(3)b(3)x(3)當(dāng)前39頁(yè)，總共49頁(yè)。例子：4位加法器libraryieee;useieee.std_logic_1164.all;useiee.std_logic_arith.all;entityadder1isport(a,b:insigned(3downto0);sum:outsigned(4downto0));endadder1;architectureadder1ofadder1isbegin

sum<=a+b;endadder1;libraryieee;useieee.std_logic_1164.all;useiee.std_logic_arith.all;entityadder2isport(a,b:insigned(3downto0);sum:outintegerrange-16to15));endadder2;architectureadder2ofadder2isbegin

sum<=conv_integer(a+b);endadder2;+a(3:0)b(3:0)sum(4:0)4位加法器當(dāng)前40頁(yè)，總共49頁(yè)。補(bǔ)充：VHDL文字規(guī)則1、數(shù)字型文字

1）整數(shù)文字：十進(jìn)制整數(shù)如：5，678，156E2（=15600），

45_234_287（=45234287）

2）實(shí)數(shù)文字：帶小數(shù)的十進(jìn)制數(shù)如：23.34，2.0，44.99E-2（=0.4499）

8_867_551.23_909（8867551.23909）當(dāng)前41頁(yè)，總共49頁(yè)。

3）以數(shù)制基數(shù)表示的文字格式：如：10#170#（=170）

2#1111_1110#（=254）

16#E#E1（=2#1110_0000#=224）或：（=14×16=224）

16#F.01#E+2