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IP屬地：廣東 上傳時間：2023-03-29 格式：PPT 頁數(shù)：35 大?。?.24MB 積分：15 舉報 版權申訴

第二章大規(guī)模可編程邏輯器件1第一頁，共三十五頁，2022年，8月28日可編程邏輯器件(PLD)是用來實現(xiàn)定制邏輯功能的、用戶可自由配置的數(shù)字集成電路(ICs)?？删幊踢壿嬈骷梢岳闷鋬?nèi)部邏輯結構實現(xiàn)任何的布爾表達式或者寄存器功能。相反，象TTL器件等現(xiàn)有的邏輯集成電路（Ics）只能提供特定的邏輯功能，不能通過修改來滿足具體電路的設計要求。2第二頁，共三十五頁，2022年，8月28日近年PLD的發(fā)展密度：單片已達1億系統(tǒng)門速度：達1000MHz以上線寬：已達60nm，屬甚深亞微米技術（VDSM—VeryDeepSubMicrometer）PLD最顯著的特點：

高集成度、高速度、高可靠、在系統(tǒng)編程（ISP_InSystemProgramming）PLD已占整個IC產(chǎn)值的40%以上。PLD的產(chǎn)量、集成度每年增加35%，成本降低40%。3第三頁，共三十五頁，2022年，8月28日

Altera產(chǎn)品系列主要性能

4第四頁，共三十五頁，2022年，8月28日Altera公司千萬門級的FPGA(SOC):Stratix5第五頁，共三十五頁，2022年，8月28日2.1可編程邏輯器件的兩種主要結構

PLD（FPGA、CLPD）種類繁多，特點各異。共同之處包括三大部分：a.一個二維的邏輯塊陣列，構成了PLD器件的邏輯核心。b.I/O(輸入/輸)出塊。c.連接邏輯塊的互連資源，用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。6第六頁，共三十五頁，2022年，8月28日PLD結構圖輸入/輸出塊互連資源邏輯塊(邏輯陣列）7第七頁，共三十五頁，2022年，8月28日FPGA（FieldProgrammableGatesArray）CPLD（ComplexProgrammableLogicDevice）FPGA：現(xiàn)場可編程門陣列型FPGA具有門陣列的結構形式，它有許多可編程單元（或稱邏輯功能塊）排成陣列組成。邏輯單元的核心為由靜態(tài)存儲器（SRAM）構成的函數(shù)發(fā)生器，即查找表。特點：由多種長度不同的連線資源組成，每次布線的延遲可不同，屬統(tǒng)計型結構，即每次執(zhí)行的功能相同，卻能給出不同的布線形式。8第八頁，共三十五頁，2022年，8月28日一個N輸入查找表(LUT，LookUpTable)可以實現(xiàn)N個輸入變量的任何邏輯功能，如N輸入“與”、N輸入“異或”等。輸入多于N個的函數(shù)、方程必須分開用幾個查找表（LUT）實現(xiàn)輸出查黑找盒表子輸入1輸入2輸入3輸入4什么是查找表?9第九頁，共三十五頁，2022年，8月28日0000010100000101輸入A輸入B輸入C輸入D查找表輸出16x1RAM查找表原理多路選擇器10第十頁，共三十五頁，2022年，8月28日用查找表實現(xiàn)4輸入與門的原理11第十一頁，共三十五頁，2022年，8月28日含查找表的邏輯單元：（FPGA）12第十二頁，共三十五頁，2022年，8月28日CPLD：以邏輯宏單元為基礎，加上內(nèi)部的與或陣列和外圍的I/O模塊組成。邏輯單元主要由“與或陣列”構成。

任意一個組合邏輯都可以用“與—或”表達式來描述，所以該“與—或陣列”的“乘積項”結構能實現(xiàn)大量的組合邏輯功能。特點：內(nèi)部互連結構由固定長度的連線資源組成，布線的延遲確定，屬確定型結構。13第十三頁，共三十五頁，2022年，8月28日簡單的“與或”陣列：（PAL、GAL、CPLD）14第十四頁，共三十五頁，2022年，8月28日右圖邏輯：O2=!I2&!I1&I0#I2&I0#I1&!I0

O1=I2&!I1&!I0#I1&!I0O0=!I1&!I0#I2&!I1&!I0PAL結構邏輯功能可變化的硬件結構。15第十五頁，共三十五頁，2022年，8月28日EPM7128系列CPLD的邏輯宏單元：16第十六頁，共三十五頁，2022年，8月28日CPLD和FPGA的主要區(qū)別：1、結構上的不同（邏輯單元的構成不同）2、集成度的不同

CPLD：500~50000門；FPGA：1K~10M門3、應用范圍的不同

CPLD邏輯能力強而寄存器少（1K左右），適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱但寄存器多（100多K），適于數(shù)據(jù)密集型系統(tǒng)。17第十七頁，共三十五頁，2022年，8月28日

Altera器件結構

18第十八頁，共三十五頁，2022年，8月28日

Altera器件的用戶I/0引腳和可用門

19第十九頁，共三十五頁，2022年，8月28日2.2CPLD的結構與工作原理-以ALTERAMAX7000S系列為例LogicArrayBlock可編程連線陣列20第二十頁，共三十五頁，2022年，8月28日PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄存器旁路并行擴展項通往I/O模塊通往PIA乘積項選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA（可編程連線陣列）的36個信號快速輸入選擇2MAX7000的宏單元結構21第二十一頁，共三十五頁，2022年，8月28日2.3FPGA的結構與工作原理I/OBlockLogicBlockProgrammableInterconnect22第二十二頁，共三十五頁，2022年，8月28日FPGA分類基于查找表（Look-Uptable）技術，SRAM(10,000門以上)工藝的大規(guī)模FPGA?；诜慈劢z（Anti-fuse）多路開關技術的FPGA。23第二十三頁，共三十五頁，2022年，8月28日基于查找表（LUT:Look-Uptable）：可編程邏輯塊是查找表，由查找表構成函數(shù)發(fā)生器24第二十四頁，共三十五頁，2022年，8月28日多路開關類型：可編程邏輯塊采用多路開關實現(xiàn)邏輯。ABFieldOxideDiffusionPolysiliconPLICEDielectric25第二十五頁，共三十五頁，2022年，8月28日編程后的邏輯連接示例ABAB+AB26第二十六頁，共三十五頁，2022年，8月28日...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCAlteraFLEX10K系列FPGA結構圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列塊邏輯陣列塊(LAB)邏輯宏單元（LE)快速通道互連27第二十七頁，共三十五頁，2022年，8月28日嵌入式陣列塊EAB(EmbeddedArrayBlock)EAB模塊圖1、EAB結構2048位RAM

數(shù)據(jù)線最寬8位地址線最寬11位28第二十八頁，共三十五頁，2022年，8月28日EAB可用于實現(xiàn)：FIFO、ROM、RAM、乘法器、數(shù)字濾波器、微處理器利用輸入輸出可編程寄存器EAB可實現(xiàn)：同步設計、異步設計29第二十九頁，共三十五頁，2022年，8月28日EAB與分布式RAM的比較：分布式RAM：4輸入查找表構成(16x1)RAM。由分布式RAM組成大RAM時，存取時間變長，并占用大量器件資源。使用EAB占用器件資源少，速度快。30第三十頁，共三十五頁，2022年，8月28日EAB與邏輯單元（LE）比較：EAB用作LUT，能實現(xiàn)較復雜的邏輯功能，占用器件面積更小，速度更快。邏輯單元實現(xiàn)相對簡單的功能。如要實現(xiàn)較復雜功能，則所需邏輯單元較多，占用器件面積較大，速度變慢。31第三十一頁，共三十五頁，2022年，8月28日邏輯單元（LE）LE(LogicElement)是FLEX10K結構中的最小單元。32第三十二頁，共三十五頁，2022年，8月28日FPGA結構特點分段布線－性能不可預測，并且，設計每重復一次，性能都會改變SourceDest#1Dest#2傳統(tǒng)FPGA的分段布線SourceDest#1:第一次布線:SourceDest#2:第二次布線:延遲大幅增加!!33第三十三頁，共三十五頁，2022年，8月28日2.4如何選用CPLD/FPGA?適于實現(xiàn)復雜的組合邏輯適于實現(xiàn)復雜的狀態(tài)機適于實現(xiàn)控制量多的邏輯應用舉例：存儲總線控制器譯碼邏輯適于實現(xiàn)數(shù)據(jù)通路功能適于實現(xiàn)寄存器用量大的設計適于實現(xiàn)算術功能：加法器、計數(shù)器等應用舉例：DSP功能PCI接口乘積項