同或門版圖課程設(shè)計(jì)報(bào)告報(bào)告

./XX工業(yè)大學(xué)課程設(shè)計(jì)設(shè)計(jì)題目：CMOS結(jié)構(gòu)同或門版圖學(xué)生姓名：陳鑫欣學(xué)號(hào)：20074791專業(yè)班級(jí)：微電子學(xué)07-02班指導(dǎo)老師：汪濤易茂祥楊依忠2010年12目錄一、電路邏輯功能41.1、電路邏輯圖41.2、真值表與表達(dá)式41.3、線路圖51.4、ERC驗(yàn)證6二、版圖設(shè)計(jì)72.1、總體版圖以及DRC驗(yàn)證72.2、Cmos反相器82.3、版圖制作說明8三、同或門版圖設(shè)計(jì)的LVS驗(yàn)證9四、同或門版圖設(shè)計(jì)問題討論10五、結(jié)論10一、電路邏輯功能1.1、電路邏輯圖1.2、真值表與表達(dá)式<1>表達(dá)式〔2真值表ABQ1110011000101.3、線路圖1.4、ERC驗(yàn)證ERC：ElectricalRulesCheck電氣規(guī)則檢查,主要是對(duì)電路原理圖的電學(xué)法則進(jìn)行測(cè)試,通常是按照用戶指定的物理、邏輯特性經(jīng)行。通常在電路原理設(shè)計(jì)完成之后,網(wǎng)表文件生成之前,設(shè)計(jì)者需要進(jìn)行電氣法測(cè)試。其任務(wù)是利用軟件測(cè)試用戶設(shè)計(jì)的電路,以便找出人為的疏忽,測(cè)試完成之后,系統(tǒng)還將自動(dòng)生成各種可能錯(cuò)誤的報(bào)告,同時(shí)在電路原理圖的相應(yīng)位置上記號(hào),以便進(jìn)行修正。通過電路邏輯圖設(shè)計(jì)與之功能一樣的電路圖如圖2.2所示,然后將此電路圖通過九天軟件繪制出來,電路圖連接好后,再對(duì)其進(jìn)行標(biāo)注,如輸入、輸出端口,然后進(jìn)行ERC驗(yàn)證直到?jīng)]有錯(cuò)誤為止,如圖2.3所示,然后對(duì)其進(jìn)行網(wǎng)表生成。二、版圖設(shè)計(jì)2.1、總體版圖以及DRC驗(yàn)證當(dāng)給定電路原理圖設(shè)計(jì)其版圖時(shí),必須根據(jù)所用的工藝設(shè)計(jì)規(guī)則,時(shí)刻注意版圖同一層上以及不同層間的圖形大小及相對(duì)位置關(guān)系。然而對(duì)于版圖設(shè)計(jì)初學(xué)者來說,第一次設(shè)計(jì)就能全面考慮各種設(shè)計(jì)規(guī)則是不可能的。為此,需要借助版圖設(shè)計(jì)工具的在線設(shè)計(jì)規(guī)則檢查〔DRC功能來及時(shí)發(fā)現(xiàn)存在的問題。根據(jù)電路邏輯圖以及線路圖在九天軟件上繪制與之對(duì)應(yīng)的版圖,,將基本的版圖繪制好之后,再對(duì)版圖里的輸入、輸出端口進(jìn)行標(biāo)注,以及電源線和地線,一切就緒之后再對(duì)版圖進(jìn)行驗(yàn)證,查找其中的錯(cuò)誤,并對(duì)其進(jìn)行修改直到?jīng)]有錯(cuò)誤為止如附錄所示。2.2、Cmos反相器圖3.3傳遞特性曲線圖圖3.3傳遞特性曲線圖3.2CMOS反相器當(dāng)輸入電壓為高時(shí),PMOS因其柵壓柵壓等于0而截止,而NMOS導(dǎo)通,此時(shí)輸出電壓為低電平而接近0.相反,當(dāng)輸入電壓為低時(shí),NMOS和PMOS管分別關(guān)斷和導(dǎo)通。產(chǎn)生高電平輸出電壓。不論那種邏輯狀態(tài),串聯(lián)在高電平和地之間的這兩個(gè)晶體管中總有一個(gè)處于非導(dǎo)通狀態(tài)?！?.3、版圖制作說明寬度規(guī)則多邊形的最小寬度〔在制版時(shí),所有的線形都會(huì)轉(zhuǎn)換為多邊形是一關(guān)鍵尺寸,它定義了制造工藝的極限尺寸。若寬度小于某一特定值,那么制造工藝就無法保證可靠地制造連續(xù)的連接和連線,就有可能在該層上產(chǎn)生開路現(xiàn)象。間距規(guī)則間距規(guī)則指的是兩個(gè)多邊形之間的最小距離。一般來說,間距規(guī)則可以用來避免在兩個(gè)多邊形之間形成短路。間距規(guī)則不但應(yīng)用于同一層上的多邊形,也應(yīng)用于不同層之間和不同情況下的多邊形和結(jié)構(gòu)。交疊規(guī)則交疊規(guī)則為一個(gè)多邊形與另一個(gè)多邊形之間相交疊或相包裹的最小尺寸限制。例如,金屬層與通孔或接觸孔交疊。使用不同層上的多邊形來制造某種結(jié)構(gòu),放置多邊形的預(yù)期位置與實(shí)際位置之間就很可能會(huì)出現(xiàn)偏差。對(duì)某些分層來說,多邊形間的偏差可能會(huì)導(dǎo)致電路連接出現(xiàn)不希望有的開路或短路。三、同或門版圖設(shè)計(jì)的LVS驗(yàn)證LVS檢查即LayoutVersusSchematics。是一種用使版圖和邏輯圖相對(duì)照,檢查各項(xiàng)連接和設(shè)計(jì)是否與原理圖一致。從幾何描述提取電路信息的方式稱作電路提取或CircuitExtraction,電路提取軟件將集成電路的幾何定義文件擴(kuò)展為一層一層的幾何圖形和其布局的描述,經(jīng)過對(duì)此描述的掃描可找出所有晶體管和電路的連接。電路提取程序的結(jié)果是一個(gè)網(wǎng)表。網(wǎng)表是一組語(yǔ)句,用這些語(yǔ)句來定義電路的元件〔如晶體管或門和它們的連接。單獨(dú)的晶體管則只列出與其相連的節(jié)點(diǎn)。更重要的是,通過這樣提取的電路還可與設(shè)計(jì)者原始設(shè)計(jì)的電路進(jìn)行比較,以發(fā)現(xiàn)不同之點(diǎn),一旦有差異存在,就必定存在著錯(cuò)誤。在進(jìn)行三輸入與或門版圖設(shè)計(jì)的LVS驗(yàn)證之前,必須保證版圖設(shè)計(jì)的ERC、DRC驗(yàn)證沒有錯(cuò)誤,才能進(jìn)行驗(yàn)證,驗(yàn)證之前先將LDC對(duì)話框里程序的幾行命令根據(jù)自己前面所做的版圖以及電路圖進(jìn)行一定的修改:1.第43行,要將之改為版圖名,即畫版圖前所命的名。2.第62行,將之改為庫(kù)名。3.第63行,將之改為網(wǎng)表名,即畫好電路圖后,生成網(wǎng)表,并且確定的名字,如lzq.cdl；4.第64行,將之改為電路圖名,將此4處改正確后,再將程序最末尾處END后的幾行程序刪掉。所有的一切改完之后,點(diǎn)擊運(yùn)行得到下圖結(jié)果。若沒有提示"Noerror",則表明二者不一致,需要不斷檢查版圖和電路圖,發(fā)現(xiàn)錯(cuò)誤并改正。保存之后運(yùn)行。四、同或門版圖設(shè)計(jì)問題討論實(shí)驗(yàn)電路還是比較簡(jiǎn)單的。在軟件中畫圖也沒有出現(xiàn)太大的問題。在進(jìn)行版圖設(shè)計(jì)的時(shí)候還是要對(duì)版圖設(shè)計(jì)和設(shè)計(jì)驗(yàn)證有一定的了解。所以在進(jìn)行實(shí)驗(yàn)之前要熟悉軟件的使用。版圖設(shè)計(jì)是指創(chuàng)建工程制圖〔或網(wǎng)表的精確的物理描述的過程,即在確定晶體管的尺寸和相互連接之后,將其轉(zhuǎn)換成幾何多邊形的過程；而這一物理描述遵守制造工藝、設(shè)計(jì)流程、通過仿真顯示為可行的性能要求所帶來的約束。最終目的是找到晶體管或單元包括電氣連接所需要的最小硅面積的幾何排列,這個(gè)過程就是版圖設(shè)計(jì)。對(duì)于復(fù)雜的版圖設(shè)計(jì),一般把版圖設(shè)計(jì)分成若干個(gè)子步驟進(jìn)行：

1、劃分為了將處理問題的規(guī)?？s小,通常把整個(gè)電路劃分成若干個(gè)模塊。

2、版圖規(guī)劃和布局是為了每個(gè)模塊和整個(gè)芯片選擇一個(gè)好的布圖方案。

3、布線完成模塊間的互連,并進(jìn)一步優(yōu)化布線結(jié)果。

4、壓縮是布線完成后的優(yōu)化處理過程,他試圖進(jìn)一步減小芯片的面積?？梢詮牟煌嵌葘?duì)版圖設(shè)計(jì)方法進(jìn)行分類。如果按設(shè)計(jì)自動(dòng)化程度來分,可將版圖設(shè)計(jì)方法分成手工設(shè)計(jì)和自動(dòng)設(shè)計(jì)2大類。如果按照對(duì)布局布線位置的限制和布局模塊的限制來分,則可把設(shè)計(jì)方法分成全定制〔fullcustom和半定制<semicustom>2大類。而對(duì)于全定制設(shè)計(jì)模式,目前有3種CAD工具服務(wù)于他：幾何圖形的交互圖形編輯、符號(hào)法和積木塊自動(dòng)布圖。在進(jìn)行版圖設(shè)計(jì)的時(shí)候?qū)Π鎴D的布局也是實(shí)驗(yàn)過程中應(yīng)當(dāng)注意的地方。布局又包括初始布局和迭代改善兩個(gè)步驟：①初始布局的作用是提高布局質(zhì)量及減少下一步迭代改善時(shí)的迭代次數(shù)。②迭代改善則是對(duì)初始布局的設(shè)計(jì)結(jié)果進(jìn)行優(yōu)化的過程,它是決定布局質(zhì)量的關(guān)鍵。布局的目的有：1、確保布線器能夠完成布線。2、最小化關(guān)鍵網(wǎng)絡(luò)的延遲。3、提高芯片的密集度。4、最小化功耗。5、最小化信號(hào)間的串?dāng)_。6、使估計(jì)的互連總長(zhǎng)度最小。7、符合關(guān)鍵網(wǎng)絡(luò)的時(shí)序要求8、使互連得擁塞最小。根據(jù)LVS的結(jié)果可以看出un-matched為0,說明不匹配的沒有。rewiced也為0,sizeerror也為0說明尺寸也沒問題。pruned同樣為0,active為6,說明有6個(gè)器件,與實(shí)驗(yàn)電路圖一致。NMOS邏輯塊電路的設(shè)計(jì)：根據(jù)NMOS邏輯塊"與串或并"的規(guī)律構(gòu)成N邏輯塊電路。PMOS邏輯塊電路的設(shè)計(jì)：根據(jù)PMOS邏輯"或串與并"的規(guī)律構(gòu)成P邏輯塊電路。從而結(jié)合電路得到。五、結(jié)論第一次嘗試在電腦上進(jìn)行版圖的設(shè)計(jì),有很多地方都不了解,都要通過自己對(duì)軟件的學(xué)習(xí)才能順利的進(jìn)行實(shí)驗(yàn)。在選取了2輸入同或門電路的同時(shí),我親自將其棍圖和版圖畫了一遍有助于在電腦上的操作,在畫晶體管圖式要注意電源和地的連接,不然會(huì)出現(xiàn)錯(cuò)誤。在實(shí)現(xiàn)了晶體管圖后從而進(jìn)行了版圖的設(shè)計(jì)。版圖的設(shè)計(jì)相對(duì)于晶體管圖來的復(fù)雜了一點(diǎn),當(dāng)我經(jīng)過幾天的版圖實(shí)驗(yàn)后,發(fā)現(xiàn)其實(shí)都是那么簡(jiǎn)單。熟能生巧,理解才是硬道