同或門版圖課程設(shè)計報告報告

./XX工業(yè)大學(xué)課程設(shè)計設(shè)計題目：CMOS結(jié)構(gòu)同或門版圖學(xué)生姓名：陳鑫欣學(xué)號：20074791專業(yè)班級：微電子學(xué)07-02班指導(dǎo)老師：汪濤易茂祥楊依忠2010年12目錄一、電路邏輯功能41.1、電路邏輯圖41.2、真值表與表達式41.3、線路圖51.4、ERC驗證6二、版圖設(shè)計72.1、總體版圖以及DRC驗證72.2、Cmos反相器82.3、版圖制作說明8三、同或門版圖設(shè)計的LVS驗證9四、同或門版圖設(shè)計問題討論10五、結(jié)論10一、電路邏輯功能1.1、電路邏輯圖1.2、真值表與表達式<1>表達式〔2真值表ABQ1110011000101.3、線路圖1.4、ERC驗證ERC：ElectricalRulesCheck電氣規(guī)則檢查,主要是對電路原理圖的電學(xué)法則進行測試,通常是按照用戶指定的物理、邏輯特性經(jīng)行。通常在電路原理設(shè)計完成之后,網(wǎng)表文件生成之前,設(shè)計者需要進行電氣法測試。其任務(wù)是利用軟件測試用戶設(shè)計的電路,以便找出人為的疏忽,測試完成之后,系統(tǒng)還將自動生成各種可能錯誤的報告,同時在電路原理圖的相應(yīng)位置上記號,以便進行修正。通過電路邏輯圖設(shè)計與之功能一樣的電路圖如圖2.2所示,然后將此電路圖通過九天軟件繪制出來,電路圖連接好后,再對其進行標(biāo)注,如輸入、輸出端口,然后進行ERC驗證直到?jīng)]有錯誤為止,如圖2.3所示,然后對其進行網(wǎng)表生成。二、版圖設(shè)計2.1、總體版圖以及DRC驗證當(dāng)給定電路原理圖設(shè)計其版圖時,必須根據(jù)所用的工藝設(shè)計規(guī)則,時刻注意版圖同一層上以及不同層間的圖形大小及相對位置關(guān)系。然而對于版圖設(shè)計初學(xué)者來說,第一次設(shè)計就能全面考慮各種設(shè)計規(guī)則是不可能的。為此,需要借助版圖設(shè)計工具的在線設(shè)計規(guī)則檢查〔DRC功能來及時發(fā)現(xiàn)存在的問題。根據(jù)電路邏輯圖以及線路圖在九天軟件上繪制與之對應(yīng)的版圖,,將基本的版圖繪制好之后,再對版圖里的輸入、輸出端口進行標(biāo)注,以及電源線和地線,一切就緒之后再對版圖進行驗證,查找其中的錯誤,并對其進行修改直到?jīng)]有錯誤為止如附錄所示。2.2、Cmos反相器圖3.3傳遞特性曲線圖圖3.3傳遞特性曲線圖3.2CMOS反相器當(dāng)輸入電壓為高時,PMOS因其柵壓柵壓等于0而截止,而NMOS導(dǎo)通,此時輸出電壓為低電平而接近0.相反,當(dāng)輸入電壓為低時,NMOS和PMOS管分別關(guān)斷和導(dǎo)通。產(chǎn)生高電平輸出電壓。不論那種邏輯狀態(tài),串聯(lián)在高電平和地之間的這兩個晶體管中總有一個處于非導(dǎo)通狀態(tài)。〔2.3、版圖制作說明寬度規(guī)則多邊形的最小寬度〔在制版時,所有的線形都會轉(zhuǎn)換為多邊形是一關(guān)鍵尺寸,它定義了制造工藝的極限尺寸。若寬度小于某一特定值,那么制造工藝就無法保證可靠地制造連續(xù)的連接和連線,就有可能在該層上產(chǎn)生開路現(xiàn)象。間距規(guī)則間距規(guī)則指的是兩個多邊形之間的最小距離。一般來說,間距規(guī)則可以用來避免在兩個多邊形之間形成短路。間距規(guī)則不但應(yīng)用于同一層上的多邊形,也應(yīng)用于不同層之間和不同情況下的多邊形和結(jié)構(gòu)。交疊規(guī)則交疊規(guī)則為一個多邊形與另一個多邊形之間相交疊或相包裹的最小尺寸限制。例如,金屬層與通孔或接觸孔交疊。使用不同層上的多邊形來制造某種結(jié)構(gòu),放置多邊形的預(yù)期位置與實際位置之間就很可能會出現(xiàn)偏差。對某些分層來說,多邊形間的偏差可能會導(dǎo)致電路連接出現(xiàn)不希望有的開路或短路。三、同或門版圖設(shè)計的LVS驗證LVS檢查即LayoutVersusSchematics。是一種用使版圖和邏輯圖相對照,檢查各項連接和設(shè)計是否與原理圖一致。從幾何描述提取電路信息的方式稱作電路提取或CircuitExtraction,電路提取軟件將集成電路的幾何定義文件擴展為一層一層的幾何圖形和其布局的描述,經(jīng)過對此描述的掃描可找出所有晶體管和電路的連接。電路提取程序的結(jié)果是一個網(wǎng)表。網(wǎng)表是一組語句,用這些語句來定義電路的元件〔如晶體管或門和它們的連接。單獨的晶體管則只列出與其相連的節(jié)點。更重要的是,通過這樣提取的電路還可與設(shè)計者原始設(shè)計的電路進行比較,以發(fā)現(xiàn)不同之點,一旦有差異存在,就必定存在著錯誤。在進行三輸入與或門版圖設(shè)計的LVS驗證之前,必須保證版圖設(shè)計的ERC、DRC驗證沒有錯誤,才能進行驗證,驗證之前先將LDC對話框里程序的幾行命令根據(jù)自己前面所做的版圖以及電路圖進行一定的修改:1.第43行,要將之改為版圖名,即畫版圖前所命的名。2.第62行,將之改為庫名。3.第63行,將之改為網(wǎng)表名,即畫好電路圖后,生成網(wǎng)表,并且確定的名字,如lzq.cdl；4.第64行,將之改為電路圖名,將此4處改正確后,再將程序最末尾處END后的幾行程序刪掉。所有的一切改完之后,點擊運行得到下圖結(jié)果。若沒有提示"Noerror",則表明二者不一致,需要不斷檢查版圖和電路圖,發(fā)現(xiàn)錯誤并改正。保存之后運行。四、同或門版圖設(shè)計問題討論實驗電路還是比較簡單的。在軟件中畫圖也沒有出現(xiàn)太大的問題。在進行版圖設(shè)計的時候還是要對版圖設(shè)計和設(shè)計驗證有一定的了解。所以在進行實驗之前要熟悉軟件的使用。版圖設(shè)計是指創(chuàng)建工程制圖〔或網(wǎng)表的精確的物理描述的過程,即在確定晶體管的尺寸和相互連接之后,將其轉(zhuǎn)換成幾何多邊形的過程；而這一物理描述遵守制造工藝、設(shè)計流程、通過仿真顯示為可行的性能要求所帶來的約束。最終目的是找到晶體管或單元包括電氣連接所需要的最小硅面積的幾何排列,這個過程就是版圖設(shè)計。對于復(fù)雜的版圖設(shè)計,一般把版圖設(shè)計分成若干個子步驟進行：

1、劃分為了將處理問題的規(guī)模縮小,通常把整個電路劃分成若干個模塊。

2、版圖規(guī)劃和布局是為了每個模塊和整個芯片選擇一個好的布圖方案。

3、布線完成模塊間的互連,并進一步優(yōu)化布線結(jié)果。

4、壓縮是布線完成后的優(yōu)化處理過程,他試圖進一步減小芯片的面積?？梢詮牟煌嵌葘Π鎴D設(shè)計方法進行分類。如果按設(shè)計自動化程度來分,可將版圖設(shè)計方法分成手工設(shè)計和自動設(shè)計2大類。如果按照對布局布線位置的限制和布局模塊的限制來分,則可把設(shè)計方法分成全定制〔fullcustom和半定制<semicustom>2大類。而對于全定制設(shè)計模式,目前有3種CAD工具服務(wù)于他：幾何圖形的交互圖形編輯、符號法和積木塊自動布圖。在進行版圖設(shè)計的時候?qū)Π鎴D的布局也是實驗過程中應(yīng)當(dāng)注意的地方。布局又包括初始布局和迭代改善兩個步驟：①初始布局的作用是提高布局質(zhì)量及減少下一步迭代改善時的迭代次數(shù)。②迭代改善則是對初始布局的設(shè)計結(jié)果進行優(yōu)化的過程,它是決定布局質(zhì)量的關(guān)鍵。布局的目的有：1、確保布線器能夠完成布線。2、最小化關(guān)鍵網(wǎng)絡(luò)的延遲。3、提高芯片的密集度。4、最小化功耗。5、最小化信號間的串?dāng)_。6、使估計的互連總長度最小。7、符合關(guān)鍵網(wǎng)絡(luò)的時序要求8、使互連得擁塞最小。根據(jù)LVS的結(jié)果可以看出un-matched為0,說明不匹配的沒有。rewiced也為0,sizeerror也為0說明尺寸也沒問題。pruned同樣為0,active為6,說明有6個器件,與實驗電路圖一致。NMOS邏輯塊電路的設(shè)計：根據(jù)NMOS邏輯塊"與串或并"的規(guī)律構(gòu)成N邏輯塊電路。PMOS邏輯塊電路的設(shè)計：根據(jù)PMOS邏輯"或串與并"的規(guī)律構(gòu)成P邏輯塊電路。從而結(jié)合電路得到。五、結(jié)論第一次嘗試在電腦上進行版圖的設(shè)計,有很多地方都不了解,都要通過自己對軟件的學(xué)習(xí)才能順利的進行實驗。在選取了2輸入同或門電路的同時,我親自將其棍圖和版圖畫了一遍有助于在電腦上的操作,在畫晶體管圖式要注意電源和地的連接,不然會出現(xiàn)錯誤。在實現(xiàn)了晶體管圖后從而進行了版圖的設(shè)計。版圖的設(shè)計相對于晶體管圖來的復(fù)雜了一點,當(dāng)我經(jīng)過幾天的版圖實驗后,發(fā)現(xiàn)其實都是那么簡單。熟能生巧,理解才是硬道