計算機(jī)組成原理計算機(jī)的邏輯部件

計算機(jī)組成原理計算機(jī)的邏輯部件第一頁，共六十四頁，2022年，8月28日系統(tǒng)總線存儲器運算器控制器接口與通信輸入/輸出設(shè)備《計算機(jī)組成原理》計算機(jī)的邏輯部件(補(bǔ)充：數(shù)字電路)第二頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）電路怎么能算題呢？

第三頁，共六十四頁，2022年，8月28日組合邏輯電路的輸出狀態(tài)只取決于當(dāng)前輸入信號的狀態(tài)，與過去輸入信號的狀態(tài)無關(guān)，即電路沒有記憶功能。例如：加法器、ALU、編碼器、譯碼器、數(shù)據(jù)選擇器等電路。

計算機(jī)的邏輯部件組合邏輯電路計算機(jī)中常用的邏輯部件包括兩大類：時序邏輯電路的輸出狀態(tài)不僅和當(dāng)時輸入信號的狀態(tài)有關(guān)，還與以前輸入信號的狀態(tài)有關(guān)，即電路具有記憶功能。最基本的記憶電路是觸發(fā)器。（電平觸發(fā)器，邊沿觸發(fā)器等）由基本的觸發(fā)器可以構(gòu)成寄存器，計數(shù)器等部件。時序邏輯電路從邏輯部件的集成度和功能情況區(qū)分，組合和時序電路又分為：低集成度電路：晶體管數(shù)量比較少，只提供專用功能的器件；高集成度電路：晶體管數(shù)量比較多，功能更強(qiáng)、現(xiàn)場可編程。重點第四頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）第五頁，共六十四頁，2022年，8月28日組合邏輯電路:任一時刻的輸出狀態(tài)只取決于該時刻各輸入狀態(tài)的組合，而與過去的輸入狀態(tài)無關(guān)。它由基本門電路組合而成，電路中沒有記憶單元，沒有反饋電路。每一個輸出變量是全部或部分輸入變量的函數(shù)：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）

……Lj=fj（A1、A2、…、Ai）……組合邏輯電路A1A2AiL1L2Lj

計算機(jī)的邏輯部件組合邏輯電路第六頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）第七頁，共六十四頁，2022年，8月28日加法器是計算機(jī)中最常用、最基本的組合邏輯電路。功能：主要完成兩個補(bǔ)碼數(shù)據(jù)的相加運算。

減法：計算機(jī)中沒有專門用于減法的減法器，

因為減法運算也是使用加法器電路實現(xiàn)。例如：A減B等于A加B的反

乘除法：也可以通過多次的循環(huán)迭代，利用加法器完成?；蛘呤褂脤ｉT的電路實現(xiàn)。1.1、加法器12—7512+3

15128—4088128+60

188以10為模以100為模第八頁，共六十四頁，2022年，8月28日半加器不考慮進(jìn)位輸入時，兩個數(shù)Xn，Yn相加稱為半加。1.1、加法器邏輯表達(dá)式：Hn=XnYn+XnYn=Xn⊕

Yn

半加器可用反相門及與或非門來實現(xiàn)，也可用異或門來實現(xiàn)。011010001+100100011

1兩輸入一輸出半加器的功能表及邏輯圖第九頁，共六十四頁，2022年，8月28日1.1、加法器一位全加器：三個輸入：本位兩個二進(jìn)制數(shù)Xn，Yn+

低一位送上的進(jìn)位信號Cn-1；兩個輸出：本位和

Fn

，往高一位的進(jìn)位信號

Cn。進(jìn)位信號111011010001+100100011

01第十頁，共六十四頁，2022年，8月28日1.1、加法器Fn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1Cn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1Fn=Xn⊕

Yn⊕

Cn-1全加器的功能表及邏輯圖一位全加器三輸入兩輸出重點第十一頁，共六十四頁，2022年，8月28日1.1、加法器將n個一位全加器相連可得n位加法器，完成對多位數(shù)的相加運算。各數(shù)據(jù)位之間的進(jìn)位信號是串行傳送的，被稱為串行進(jìn)位。本位全加和Fi

必須等低位進(jìn)位Ci-1

來到后才能進(jìn)行；因此，當(dāng)加法器的位數(shù)較多時，會使加法運算的速度大大降低。第十二頁，共六十四頁，2022年，8月28日1.1、加法器超前進(jìn)位加法器（當(dāng)前計算機(jī)中使用的）從加快進(jìn)位信號的傳送速度考慮，可以實現(xiàn)多位的并行進(jìn)位。即各位之間幾乎同時產(chǎn)生送到高位的進(jìn)位輸出信號。采用“超前進(jìn)位產(chǎn)生電路”來同時形成各位進(jìn)位，從而實現(xiàn)快速加法。只要同時輸入X1～X4,Y1～Y4和C0，幾乎同時輸出C1～Ｃ4和F1～F4。

重點第十三頁，共六十四頁，2022年，8月28日超前進(jìn)位產(chǎn)生電路只要滿足下述兩條件中任一個，就可形成進(jìn)位C1：

1）X1=1Y1=12）（X1=1或Y1=1）且C0=1C1=X1Y1+(X1+Y1)C0只要滿足下述條件中任一個即可形成進(jìn)位C2：

1）X2=1Y2=12）（X2=1或Y2=1）且（X1=1Y1=1）

3）（X2=1或Y2=1）且（X1=1或Y1=1）C0=1。

C2=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(X1+Y1)C0C3=X3Y3+(X3+Y3)X2Y2+(X3+Y3)(X2+Y2)X1Y1+(X3+Y3)(X2+Y2)(X1+Y1)C0C4=X4Y4+(X4+Y4)X3Y3+(X4+Y4)(X3+Y3)X2Y2+(X4+Y4)(X3+Y3)(X2+Y2)X1Y1+(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)C01.1、加法器第十四頁，共六十四頁，2022年，8月28日

假設(shè)Pi=Xi+Yi

Gi=Xi·Yi

代入C1～C4

公式，便可得：

C1=G1+P1C0

C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C01.1、加法器超前進(jìn)位產(chǎn)生電路Pi=Xi+Yi

Gi=Xi·Yi

第十五頁，共六十四頁，2022年，8月28日1.1、加法器超前進(jìn)位產(chǎn)生電路Pi=Xi+Yi

Gi=Xi·Yi

第十六頁，共六十四頁，2022年，8月28日1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）

計算機(jī)的邏輯部件第十七頁，共六十四頁，2022年，8月28日計算機(jī)不僅要完成對數(shù)值數(shù)據(jù)的算術(shù)運算功能（加、減、乘、除），還要完成對邏輯數(shù)據(jù)的邏輯運算功能（與、或、非運算等）。我們把實現(xiàn)算術(shù)運算功能和邏輯運算功能的電路合并到一起，用同一套電路實現(xiàn)，就是算術(shù)邏輯單元（簡稱ALU）算術(shù)邏輯單元是一種功能較強(qiáng)的組合邏輯電路；用與、或、非等門電路實現(xiàn)。算術(shù)邏輯單元的基本邏輯結(jié)構(gòu)：超前進(jìn)位加法器。（通過改變加法器的Gi和Pi來獲得多種運算能力。）多位ALU不僅產(chǎn)生算術(shù)邏輯運算的結(jié)果，還給出結(jié)果的特征情況。例如：算術(shù)運算是否產(chǎn)生了向更高位的進(jìn)位，結(jié)果是否為零，結(jié)果的符號為正還是為負(fù)，是否溢出等。邏輯運算通常只檢查結(jié)果是否為零，不存在進(jìn)位和溢出等問題。1.2、算術(shù)邏輯單元重點第十八頁，共六十四頁，2022年，8月28日四位ALU中規(guī)模集成電路邏輯圖M是狀態(tài)控制端，M=1,執(zhí)行邏輯運算M=0,執(zhí)行算術(shù)運算F3～F0是運算結(jié)果S0~S3是運算選擇控制端，決定電路執(zhí)行哪種算術(shù)運算或哪種邏輯運算。Cn是ALU的最低位進(jìn)位輸入A3~A0，B3～B0是參加運算的兩個數(shù)第十九頁，共六十四頁，2022年，8月28日A·B(A·B)減1A·B1110A減BA減B減1AB0110(A·B)加(A+B)加1(A·B)加(A+B)B1010A加(A·B)加1A加(A·B)A·B0010“0”減1“0”1100(A+B)加1A+BA·B0100(A+B)加1A+BA+B1000A+1AA0000Cn=0Cn=1M=0算術(shù)運算M=1邏輯運算正邏輯S0S1S2S31.2、算術(shù)邏輯單元M是狀態(tài)控制端，M=1,執(zhí)行邏輯運算M=0,執(zhí)行算術(shù)運算S0~S3是運算選擇控制端，決定電路執(zhí)行哪種算術(shù)運算或哪種邏輯運算。Cn是ALU的最低位進(jìn)位輸入A3~A0，B3～B0是參加運算的兩個數(shù)第二十頁，共六十四頁，2022年，8月28日用四片4位ALU電路可組成16位ALU。（1110110101010001）片內(nèi)進(jìn)位是并行快速的，但片間進(jìn)位是串行慢速的，計算時間長。1.2、算術(shù)邏輯單元把16位ALU中的每四位作為一組，用類似四位超前進(jìn)位加法器“位間快速進(jìn)位”的方法來實現(xiàn)16位ALU的“組間快速進(jìn)位”

。16位快速ALU第二十一頁，共六十四頁，2022年，8月28日1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）

計算機(jī)的邏輯部件第二十二頁，共六十四頁，2022年，8月28日編碼器電路將特定含義的輸入信號（文字/數(shù)字/符號）轉(zhuǎn)換成二進(jìn)制代碼。即：實現(xiàn)把2n個輸入變量編碼成N個輸出信號的功能。主要功能：處理輸入變量之間的優(yōu)先級關(guān)系。例如：在多個中斷請求源信號到來時，可以借助編碼器電路給出優(yōu)先級最高的中斷請求源所對應(yīng)的優(yōu)先級編碼。常見的編碼器：8線——3線（8輸入3輸出），16線——4線（16輸入4輸出）1.3、編碼器……編碼器A1A2AiL1L2Lj多輸入多輸出第二十三頁，共六十四頁，2022年，8月28日1）普通編碼器：任何時刻只允許一個輸入有效。1.3、編碼器8線—3線（8輸入3輸出）第二十四頁，共六十四頁，2022年，8月28日1.3、編碼器邏輯公式化簡第二十五頁，共六十四頁，2022年，8月28日2）優(yōu)先編碼器：允許幾個信號同時輸入，只對其中優(yōu)先級最高的輸入進(jìn)行編碼，不理睬級別低的輸入；輸出就是該輸入對應(yīng)的二進(jìn)制代碼值。例如：電話室有三種電話，按由優(yōu)先級高低排序依次是：火警電話，急救電話，工作電話，電話編碼依次為00、01、10。試設(shè)計電話編碼控制電路。題解：同一時間只能處理一部電話；假如用A、B、C分別代表火警、急救、工作三種電話；設(shè)電話鈴響為1，沒響為0；當(dāng)優(yōu)先級別高的信號有效時，低級別的不起作用，用×表示；用Y1,Y2表示輸出編碼。1.3、編碼器

輸入輸出ABCY1Y21××01×00100010例如：常用的計算機(jī)鍵盤，其內(nèi)部就是一個字符編碼器。P214第二十六頁，共六十四頁，2022年，8月28日譯碼器：實現(xiàn)對n個輸入變量，給出2n個（或少于2n個）輸出信號的功能，每個輸出信號對應(yīng)n個輸入變量的一個最小項。是否需要譯碼，通?？梢杂靡换驇讉€控制信號E

加以控制。主要用途：區(qū)分N個輸入變量的組合狀態(tài)。從多個互斥信號中選擇其一。

1.3、譯碼器……譯碼器A1A2AiL1L2Lj多輸入多輸出第二十七頁，共六十四頁，2022年，8月28日顯示譯碼器1.3、譯碼器第二十八頁，共六十四頁，2022年，8月28日1.3、譯碼器3-8譯碼器：3個輸入、8個輸出重點第二十九頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）第三十頁，共六十四頁，2022年，8月28日數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱多路開關(guān)（多個輸入，一個輸出）功能:在選擇信號的作用下，從多個輸入信號中選擇一個送到輸出端。例如：從多個寄存器中取出某一個寄存器的內(nèi)容送ALU。1.4、數(shù)據(jù)選擇器

四輸入多路選擇器S1S0

選擇控制端F

四輸入多路選擇器

四輸入多路選擇器

四輸入多路選擇器

四輸入多路選擇器D1D2D0D3第三十一頁，共六十四頁，2022年，8月28日1.4、數(shù)據(jù)選擇器雙四通道選一數(shù)據(jù)選擇器S0,S1：通道選擇信號D0～D3:輸入數(shù)據(jù)E:使能端輸出Y數(shù)據(jù)選擇器通過“與或”門或“與或非”門實現(xiàn)電路。輸出Y第三十二頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）第三十三頁，共六十四頁，2022年，8月28日時序邏輯電路：邏輯電路的輸出狀態(tài)不但和當(dāng)前的輸入狀態(tài)有關(guān)，而且還與以前的輸入狀態(tài)有關(guān)。因此，時序邏輯電路必須具備存儲電路，即要包含具有記憶功能的電子器件──觸發(fā)器。觸發(fā)器是時序電路內(nèi)存儲數(shù)據(jù)的記憶元件，構(gòu)成時序電路基礎(chǔ)。觸發(fā)器和一些控制門可以組成寄存器、暫存器、移位寄存器、計數(shù)器等基本的時序邏輯電路。2、時序邏輯電路第三十四頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）第三十五頁，共六十四頁，2022年，8月28日基本RS觸發(fā)器：有兩個相互交叉耦合的或非門組成（與非門也可以）。輸出有兩種可能的狀態(tài)：0、1；輸出狀態(tài)不只與現(xiàn)時的輸入有關(guān)，還與原來的輸入狀態(tài)有關(guān)。反饋兩個輸入端&或非&或非兩個輸出端邏輯符號RSQQ以Q的狀態(tài)，作為觸發(fā)器的狀態(tài)。2.1、觸發(fā)器重點第三十六頁，共六十四頁，2022年，8月28日若原狀態(tài)：輸出保持：0Q=101&或非&或非SR輸入：110Q=001&或非&或非SR若原狀態(tài)：輸出改變：輸入：2.1、觸發(fā)器基本RS觸發(fā)器10第三十七頁，共六十四頁，2022年，8月28日若原狀態(tài)：輸出保持：0Q=110&或非&或非SR輸入：001Q=010&或非&或非SR若原狀態(tài)：輸出改變：輸入：2.1、觸發(fā)器基本RS觸發(fā)器01第三十八頁，共六十四頁，2022年，8月28日若原狀態(tài)：輸出保持：0Q=100&或非&或非SR輸入：110Q=000&或非&或非SR若原狀態(tài)：輸出改變：輸入：2.1、觸發(fā)器基本RS觸發(fā)器01當(dāng)RS同時給出高電平時，觸發(fā)器保持原來的數(shù)據(jù)不變。記憶第三十九頁，共六十四頁，2022年，8月28日基本RS觸發(fā)器的真值表2.1、觸發(fā)器基本RS觸發(fā)器RS清0置1

Q

0

0

保持原狀態(tài)

0

1

0

1

1

0

1

0

1

1

信號錯誤！Q端輸出不確定。

置Q=0存Q=0置Q=1存Q=1記憶第四十頁，共六十四頁，2022年，8月28日2.1、觸發(fā)器觸發(fā)器分類：觸發(fā)方式分類：電位觸發(fā)、邊沿觸發(fā)、主從觸發(fā)等方式。按功能分類：有R-S型、D型、J-K型等功能。同一功能觸發(fā)器可以由不同觸發(fā)方式來實現(xiàn)。選用觸發(fā)器時，觸發(fā)方式是必須考慮的因素。觸發(fā)方式？第四十一頁，共六十四頁，2022年，8月28日1）、電位觸發(fā)器（電位觸發(fā)方式）同步控制信號E為1時，輸出Q=輸入D；同步控制信號E為0時，觸發(fā)器狀態(tài)保持不變。RS不能同時為低電平，而且RSD在觸發(fā)器寫入期間應(yīng)該保持不變，否則產(chǎn)生操作錯誤。2.1、觸發(fā)器電位觸發(fā)器：結(jié)構(gòu)簡單。用來組成暫存器、鎖存器

基本觸發(fā)器第四十二頁，共六十四頁，2022年，8月28日2.1、觸發(fā)器2）、邊沿觸發(fā)器（邊沿觸發(fā)方式）由三個基本觸發(fā)器構(gòu)成。時鐘脈沖CP為約定跳變（正跳變或負(fù)跳變）時，觸發(fā)器輸入數(shù)據(jù)。時鐘脈沖CP=1、CP=0，或非約定跳變時，不接收數(shù)據(jù)。D觸發(fā)器：正邊沿觸發(fā)器。輸入信號D在觸發(fā)脈沖CP的正跳邊沿期間被寫入觸發(fā)器，其它時間D的數(shù)據(jù)變化和干擾不會被接收。

有很強(qiáng)的抗數(shù)據(jù)端干擾的能力；常被用來組成寄存器，計數(shù)器和移位寄存器等。重點第四十三頁，共六十四頁，2022年，8月28日D：要寫入的數(shù)據(jù)CP：脈沖/SD（清0操作）/RD（置1操作）由三個基本觸發(fā)器構(gòu)成第四十四頁，共六十四頁，2022年，8月28日3）、主-從觸發(fā)器（主-從觸發(fā)方式）由兩個電位觸發(fā)器級聯(lián)而成，主觸發(fā)器接收輸入數(shù)據(jù)，從觸發(fā)器接收主觸發(fā)器輸出的數(shù)據(jù)，

主要功能：計數(shù)功能，常用于組成計數(shù)器。2.1、觸發(fā)器主-從J-K觸發(fā)器圖第四十五頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）第四十六頁，共六十四頁，2022年，8月28日寄存器：用于暫時存放指令和數(shù)據(jù)；一個寄存器由若干個觸發(fā)器構(gòu)成，通常由多個并行操作的D觸發(fā)器或鎖存器組成。一個寄存器所使用的觸發(fā)器的數(shù)目被稱為寄存器的位數(shù)。例如：4位、8位、16位、32位等寄存器。通過控制信號可以控制寄存器是否可以接收輸入信號；通過控制信號控制輸出是正常邏輯電平還是高阻態(tài)；通過控制信號實現(xiàn)清0等功能。移位寄存器還多了左右移位操作的功能。2.2、寄存器重點第四十七頁，共六十四頁，2022年，8月28日2.2、寄存器四個正沿觸發(fā)的D觸發(fā)器----4位寄存器0011000011第四十八頁，共六十四頁，2022年，8月28日移位寄存器：具有左移、右移、并行輸入及保持功能。主從R-S觸發(fā)器組成的雙向4位移位寄存器1010第四十九頁，共六十四頁，2022年，8月28日

計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路）第五十頁，共六十四頁，2022年，8月28日計數(shù)器：是計算機(jī)和數(shù)字儀表中常用電路，

按時鐘作用方式分為兩大類：同步和異步 異步計數(shù)器： 高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供的； 結(jié)構(gòu)簡單。 同步計數(shù)器： 計數(shù)器中各觸發(fā)器的時鐘信號是由同一脈沖來提供的。 線路復(fù)雜、性能好，用于脈沖分頻和需要計數(shù)的場合。

計數(shù)器按計數(shù)順序來分有兩大類：二進(jìn)制、十進(jìn)制。2.3、計數(shù)器第五十一頁，共六十四頁，2022年，8月28日主從J-K觸發(fā)器構(gòu)成的同步十進(jìn)制集成化計數(shù)器第五十二頁，共六十四頁，2022年，8月28日組合、時序邏輯電路（小結(jié)）時序邏輯電路組合邏輯電路加法器、算術(shù)邏輯單元編碼器、譯碼器、數(shù)據(jù)選擇器。常用邏輯器件

無記憶功能觸發(fā)器，暫存器寄存器移位寄存器計數(shù)器

有記憶功能重點掌握：加法器、算術(shù)邏輯單元、譯碼器、觸發(fā)器、寄存器第五十三頁，共六十四頁，2022年，8月28日計算機(jī)的邏輯部件1、組合邏輯電路（沒有記憶功能）

1.1、加法器

1.2、算術(shù)邏輯單元

1.3、編碼器、譯碼器

1.4、數(shù)據(jù)選擇器2、時序邏輯電路（具有記憶功能）

2.1、觸發(fā)器

2.2、寄存器

2.3、計數(shù)器3、陣列邏輯電路（集成電路-組合或時序）第五十四頁，共六十四頁，2022年，8月28日集成電路可被分為兩大類：標(biāo)準(zhǔn)集成電路、用戶定制電路。標(biāo)準(zhǔn)集成電路：由半導(dǎo)體制造廠設(shè)計和制造、供用戶任意選購的集成電路。邏輯功能由制造廠家定死的標(biāo)準(zhǔn)芯片，用戶只能使用而不能更改。

如：門、數(shù)據(jù)選擇器、譯碼器、觸發(fā)器、寄存器、

計數(shù)器等中小規(guī)模標(biāo)準(zhǔn)芯片。專用集成電路（ASIC）把一個系統(tǒng)集成在一個芯片上，此芯片將不再具有通用性，而成為一種特殊的用途，用戶可向制造廠專門定做某種電路。集成電路標(biāo)準(zhǔn)集成電路專用集成電路（用戶可定制）3、陣列邏輯電路第五十五頁，共六十四頁，2022年，8月28日專用集成電路（用戶定制電路）兩種形式：全定制電路、半定制電路。全定制電路：制造廠直接按照用戶提出的特定要求設(shè)計和生產(chǎn)的器件。半定制電路：先由制造廠生產(chǎn)出標(biāo)準(zhǔn)的半成品，再根據(jù)用戶要求由工廠或用戶自己對半成品進(jìn)行再加工，制成具有特定功能的專用集成電路器件。半定制電路全定制電路可編程邏輯器件PLD集成電路標(biāo)準(zhǔn)集成電路專用集成電路半定制電路中使用最多的是：可編程邏輯器件PLD。3、陣列邏輯電路第五十六頁，共六十四頁，2022年，8月28日可編程邏輯器件PLD：Programmable

Logic

Device

可由用戶編程，用戶可以配置的邏輯器件。采用“陣列邏輯”技術(shù)生產(chǎn)的器件基本結(jié)構(gòu)：“與－或”兩級結(jié)構(gòu)的器件。其最終邏輯結(jié)構(gòu)和功能由用戶編程決定。

ABCDA*B*DA*B*CA*B*D+A*B*C3、陣列邏輯電路第五十七頁，共六十四頁，2022年，8月28日與陣列Y1Y2或陣列AB與陣列Y1Y2或陣列任一組合邏輯函數(shù)都可用“與或”式表示，即任何組合邏輯函數(shù)都可以用一個與門陣列與一個或門陣列來實現(xiàn)。標(biāo)準(zhǔn)畫法簡化畫法可編程邏輯器件PLD3、陣列邏輯電路第五十八頁，共六十四頁，2022年，8月28日可編程邏輯器件PLD：采用陣列邏輯技術(shù)輸入信號和乘積項構(gòu)成了“與”陣列乘積項和邏輯函數(shù)構(gòu)成了“或”陣列這些陣列形成交叉點，陣列上交叉點連接方式有三種表示方法：“?！?/p>

表示硬連線，不可編程；“×”

表示可編程連接；無任何標(biāo)記表示不連接。F1=AB+ABF2=AB+AB+ABF3=ABF4=AB+AB