門電路和組合電路()

門電路和組合電路()第一頁(yè)，共五十二頁(yè)，2022年，8月28日第13章門電路和組合邏輯電路

13.1基本門電路及其組合

13.2TTL門電路13.4組合邏輯電路的分析和設(shè)計(jì)

13.5

加法器

13.6編碼器

13.7譯碼器

(13.9

應(yīng)用舉例)第二頁(yè)，共五十二頁(yè)，2022年，8月28日1.電子電路中的信號(hào)分為兩大類：一類稱為模擬信號(hào)，它是指時(shí)間上和數(shù)值上的變化都是連續(xù)平滑的信號(hào)，如圖（a）(a)一類信號(hào)稱為數(shù)字信號(hào)，它是指時(shí)間上和數(shù)值上的變化都是不連續(xù)的，如圖（b）(b)13.1基本門電路及其組合

邏輯電路的基本概念

脈寬tw周期T第三頁(yè)，共五十二頁(yè)，2022年，8月28日

數(shù)字電路所研究的問(wèn)題和模擬電路相比有以下幾個(gè)主要不同點(diǎn)：

（1）數(shù)字電路中的信號(hào)在時(shí)間上是離散的脈沖信號(hào)，而模擬電路中的信號(hào)是隨時(shí)間連續(xù)變化的信號(hào)。（2）數(shù)字電路所研究的是電路的輸入?輸出之間的邏輯關(guān)系，而模擬電路則是研究電路的輸入輸出之間的大小、相位等問(wèn)題。

第四頁(yè)，共五十二頁(yè)，2022年，8月28日（3）在兩種電路中，晶體管的工作狀態(tài)不同。數(shù)字電路中晶體管工作在開(kāi)關(guān)狀態(tài)，也就是交替地工作在飽和與截止兩種狀態(tài)，而在模擬電路中晶體管多工作在放大狀態(tài)。飽和區(qū)放大區(qū)截止區(qū)第五頁(yè)，共五十二頁(yè)，2022年，8月28日2、三種基本邏輯關(guān)系及門電路當(dāng)決定事件的各個(gè)條件全部具備之后，事件才會(huì)發(fā)生。開(kāi)關(guān)A，B串聯(lián)控制燈泡Y：Ｙ＝ＡＢ功能表1)與邏輯關(guān)系

：

第六頁(yè)，共五十二頁(yè)，2022年，8月28日二極管與門Y=AB真值表第七頁(yè)，共五十二頁(yè)，2022年，8月28日當(dāng)決定事件的各個(gè)條件中有一個(gè)或一個(gè)以上具備之后，事件就會(huì)發(fā)生。開(kāi)關(guān)A，B并聯(lián)控制燈泡Y:Ｙ＝Ａ+Ｂ功能表2)或邏輯關(guān)系：第八頁(yè)，共五十二頁(yè)，2022年，8月28日二極管或門Y=A+B真值表第九頁(yè)，共五十二頁(yè)，2022年，8月28日決定事件的條件只有一個(gè)，當(dāng)條件具備時(shí)，事件不會(huì)發(fā)生，條件不存在時(shí)，事件發(fā)生。Ｙ＝Ａ開(kāi)關(guān)A控制燈泡Y:功能表真值表3)非邏輯關(guān)系：第十頁(yè)，共五十二頁(yè)，2022年，8月28日三極管非門真值表第十一頁(yè)，共五十二頁(yè)，2022年，8月28日1.

與非門

Y=ABCY=A+B+CABC1Y&ABCY&基本邏輯門電路的組合2.

或非門

ABC1Y>1ABCY>1第十二頁(yè)，共五十二頁(yè)，2022年，8月28日3.與或非門Y=AB+CDABCDY&&>1第十三頁(yè)，共五十二頁(yè)，2022年，8月28日5.同或運(yùn)算：邏輯表達(dá)式為：4.異或運(yùn)算：邏輯表達(dá)式為：每行相與，各行相或第十四頁(yè)，共五十二頁(yè)，2022年，8月28日TTL與非門電路13.2TTL門電路ABCY&Y=ABCAFBC00011001010111010011101101111110與非門真值表第十五頁(yè)，共五十二頁(yè)，2022年，8月28日+5VABCT1R1R2T2T3T4T5R3R5R4Y

TTL與非門電路3.6V3.6V3.6V0.3V第十六頁(yè)，共五十二頁(yè)，2022年，8月28日+5VABCT1R1R2T2T3T4T5R3R5R4Y

TTL與非門電路0V3.6V3.6V3.6V第十七頁(yè)，共五十二頁(yè)，2022年，8月28日ABF&ENEN為控制端且高電平有效，即EN=1時(shí)，同TTL與非門，Y=AB；EN=0時(shí)，輸出端為高阻狀態(tài)。AB&ENAB&ENAB&ENAB&EN用三態(tài)門接成總線結(jié)構(gòu)13.2.2TTL三態(tài)門電路功能表每一時(shí)刻，只有一個(gè)EN有效（EN=1）第十八頁(yè)，共五十二頁(yè)，2022年，8月28日13.2.3TTL與非門組件

TTL與非門組件就是將若干個(gè)與非門電路，經(jīng)過(guò)集成電路工藝制作在同一芯片上。74LS00組件含有兩個(gè)輸入端的與非門四個(gè)。第十九頁(yè)，共五十二頁(yè)，2022年，8月28日1.基本運(yùn)算規(guī)則

與：0?0=0?1=1?01?1=1或：0+1=1+0=1+10+0=0非：0=11=0推論：A+0=AA+1=1A?0=0?A=0A?1=AA+A=1A+A=AA?A=0A?A=AA=A邏輯代數(shù)13.4

組合邏輯電路的分析和設(shè)計(jì)第二十頁(yè)，共五十二頁(yè)，2022年，8月28日2.邏輯代數(shù)的基本定律交換律：A+B=B+AA?B=B?A結(jié)合律：A+(B+C)=(A+B)+CA?(B?C)=(A?B)?C分配律：A(B+C)=A?B+A?CA+B?C=(A+B)?(A+C)反演定理：A?B=A+BA+B=A?B吸收規(guī)則：A+AB=AA+AB=A+B第二十一頁(yè)，共五十二頁(yè)，2022年，8月28日邏輯函數(shù)表達(dá)式：

與或式與非式與或非式？第二十二頁(yè)，共五十二頁(yè)，2022年，8月28日3.

利用邏輯代數(shù)公式化簡(jiǎn)例：化簡(jiǎn)Y=ABC+ABD+ABC+CD+BD解：Y=ABC+ABC+CD+B(AD+D)=ABC+ABC+CD+B(A+D)=ABC+ABC+CD+BA+BD=AB+ABC+CD+BD=B(A+AC)+CD+BD=B(A+C)+CD+BD=BA+BC+CD+BD=BA+B(C+D)+CD=BA+BCD+CD=BA+B+CD=B(A+1)+CD=B+CDA+AB=A+BD+AD=D+A吸收法第二十三頁(yè)，共五十二頁(yè)，2022年，8月28日例：證明AB+AC+BC=AB+AC解：AB+AC+BC=AB+AC+(A+A)BC

=AB(1+C)+AC(1+B)=AB+AC+ABC+ABC=AB+AC=AB+ABC+AC+ABCA+A=1第二十四頁(yè)，共五十二頁(yè)，2022年，8月28日加項(xiàng)法Y=ABC+ABC+ABC=ABC+ABC+ABC+ABC

=BC(A+A)+AC(B+B)=BC+AC第二十五頁(yè)，共五十二頁(yè)，2022年，8月28日(1)邏輯代數(shù)式(2)

邏輯圖Y=BC+A5.邏輯函數(shù)的表示方法AB1C&Y>1(3)

真值表

將邏輯電路輸入變量不同組合狀態(tài)下所對(duì)應(yīng)的輸出變量的取值一一對(duì)應(yīng)列入一個(gè)表中，此表稱為邏輯函數(shù)的真值表。*(4)卡諾圖第二十六頁(yè)，共五十二頁(yè)，2022年，8月28日已知組合邏輯電路圖，確定它們的邏輯功能。分析步驟：（1）根據(jù)邏輯圖，寫出邏輯函數(shù)表達(dá)式（2）對(duì)邏輯函數(shù)表達(dá)式化簡(jiǎn)（3）列出真值表（4）由真值表確定邏輯電路的功能組合邏輯電路：邏輯電路在某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的輸入信號(hào)所決定。13.4.2組合邏輯電路的分析第二十七頁(yè)，共五十二頁(yè)，2022年，8月28日&1例:分析下圖邏輯電路的功能。&1&ABYABABABY=ABAB=AB+AB真值表ABY001010100111功能:當(dāng)A、B取值相同時(shí)，輸出為1,是同或電路。第二十八頁(yè)，共五十二頁(yè)，2022年，8月28日例:分析下圖邏輯電路的功能。Y1=A+B=ABY3=A+B=ABY2=A+BA+B+=(A+B)(A+B)=AB+AB真值表ABY1000010101110Y2Y310010010功能:

當(dāng)A>B時(shí),Y1=1;

當(dāng)A<B時(shí),Y3=1;

當(dāng)A=B時(shí),Y2=1;是一位數(shù)字比較器Y1Y2Y311AB>1>1>1第二十九頁(yè)，共五十二頁(yè)，2022年，8月28日根據(jù)給定的邏輯要求，設(shè)計(jì)出邏輯電路圖。設(shè)計(jì)步驟：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變量并定義狀態(tài)含義，列出真值表；（2）由真值表寫出邏輯函數(shù)表達(dá)式；（3）化簡(jiǎn)邏輯函數(shù)表達(dá)式；（4）畫(huà)出邏輯圖。

組合邏輯電路的設(shè)計(jì)第三十頁(yè)，共五十二頁(yè)，2022年，8月28日三人表決電路例：用兩輸入設(shè)計(jì)三人表決電路10A+5VBCRYABCY00001110001111010010110100001111真值表每行相與，各行相或第三十一頁(yè)，共五十二頁(yè)，2022年，8月28日三人表決電路10A+5VBCRY&&&&Y=AB+AC+BC=AB+AC+BC=ABACBC第三十二頁(yè)，共五十二頁(yè)，2022年，8月28日例：用與非門設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)的平方電路真值表ABF300011011F2F10000000101001001F0第三十三頁(yè)，共五十二頁(yè)，2022年，8月28日第三十四頁(yè)，共五十二頁(yè)，2022年，8月28日例：設(shè)計(jì)一個(gè)數(shù)據(jù)分配器，通過(guò)控制端E來(lái)選擇輸入A送至輸出端F1還是F2。E=0時(shí)，A送至F1,E=1時(shí)，A送至F2。電路EAF1F2第三十五頁(yè)，共五十二頁(yè)，2022年，8月28日&&1數(shù)據(jù)分配器電路圖第三十六頁(yè)，共五十二頁(yè)，2022年，8月28日13.5加法器1.半加器=1&ABSCS=AB+AB=A+BC=AB半加器邏輯圖第三十七頁(yè)，共五十二頁(yè)，2022年，8月28日

兩個(gè)二進(jìn)制數(shù)相加，稱為“半加”，實(shí)現(xiàn)半加操作的電路叫做半加器。S=AB+AB=A+BC=AB真值表ABC0000101011S010110COSCAB半加器邏輯符號(hào)第三十八頁(yè)，共五十二頁(yè)，2022年，8月28日2.全加器輸入信號(hào)：加數(shù)被加數(shù)從低位來(lái)的進(jìn)位輸出信號(hào)：本位的和向高位的進(jìn)位數(shù)第三十九頁(yè)，共五十二頁(yè)，2022年，8月28日真值表邏輯表達(dá)式F=真值為1各行的乘積項(xiàng)的邏輯和第四十頁(yè)，共五十二頁(yè)，2022年，8月28日第四十一頁(yè)，共五十二頁(yè)，2022年，8月28日ΣΣ1COCO邏輯符號(hào)Σ第四十二頁(yè)，共五十二頁(yè)，2022年，8月28日例：求兩個(gè)四位二進(jìn)制數(shù)的和：全加器邏輯圖為：ΣΣΣΣ00011101001010110第四十三頁(yè)，共五十二頁(yè)，2022年，8月28日全加器、編碼器、譯碼器、數(shù)據(jù)選擇器等——常用數(shù)字集成組合邏輯電路13.6

編碼器編碼：用數(shù)字或符號(hào)來(lái)表示某一對(duì)象或信號(hào)的過(guò)程。

n位二進(jìn)制代碼可以表示2n個(gè)信號(hào)自然二進(jìn)制碼：按權(quán)值計(jì)算所對(duì)應(yīng)十進(jìn)制數(shù)的二進(jìn)制的代碼8421編碼：將十進(jìn)制的十個(gè)數(shù)0、1、2…9編成4位二進(jìn)制的8421代碼第四十四頁(yè)，共五十二頁(yè)，2022年，8月28日編碼器&&&&???????????????+5VR10Y30123456789

0111Y2Y1Y0第四十五頁(yè)，共五十二頁(yè)，2022年，8月28日8421碼編碼表13.6編碼器第四十六頁(yè)，共五十二頁(yè)，2022年，8月28日

譯碼是編碼的反過(guò)程，將二進(jìn)制代碼按編碼時(shí)的原意翻譯成有特定意義的輸出量。13.7

譯碼器1.變量譯碼器若輸入變量的數(shù)目為n，則輸出端的數(shù)目N=2n例如：2線—4線譯碼器、3線—8線譯碼器、

4線—16線譯碼器等。現(xiàn)以3線—8線譯碼器74LS138為例說(shuō)明第四十七頁(yè)，共五十二頁(yè)，2022年，8月28日VCCY0Y1Y2Y3Y4Y5Y612345678

A0A1

A2

SB

SCSAY7

地

74LS1381615141312111091234567874LS138管腳圖A2A0是譯碼器輸入端；Y0Y7是譯碼器輸出端，且低電平有效