組合邏輯電路課件

第四章組合邏輯電路§4.1概述§4.2組合邏輯電路分析基礎(chǔ)§4.3組合邏輯電路設(shè)計(jì)基礎(chǔ)§4.4幾種常用的組合邏輯組件§4.5利用中規(guī)模組件設(shè)計(jì)組合電路

§4.6組合邏輯電路的競爭與冒險(xiǎn)§4.1概述邏輯電路組合邏輯電路時(shí)序邏輯電路功能：輸出只取決于當(dāng)前的輸入。組成：門電路，不存在記憶元件。功能：輸出取決于當(dāng)前的輸入和原來的狀態(tài)。組成：組合電路、記憶元件。組合電路的研究內(nèi)容：分析：設(shè)計(jì)：給定邏輯圖得到邏輯功能分析給定邏輯功能畫出邏輯圖設(shè)計(jì)例1：分析下圖的邏輯功能。

&&&ABF真值表特點(diǎn)：輸入相同為“1”；輸入不同為“0”。同或門=1ABF例2：分析下圖的邏輯功能。

&&&&ABF1例3：分析下圖的邏輯功能。

01被封鎖1=1BMF&2&3&4A1=010被封鎖1特點(diǎn)：M=1時(shí)選通A路信號(hào)；M=0時(shí)選通B路信號(hào)。M&2&3&4AB1F選通電路§4.3組合邏輯電路設(shè)計(jì)基礎(chǔ)任務(wù)要求最簡單的邏輯電路1.指定實(shí)際問題的邏輯含義，列出真值表。分析步驟：2.用邏輯代數(shù)或卡諾圖對邏輯代數(shù)進(jìn)行化簡。3.列出輸入輸出狀態(tài)表并得出結(jié)論。真值表3.畫出卡諾圖，并用卡諾圖化簡：ABC0001111001ABACBC4.根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&&ABBCF(1)若用與或門實(shí)現(xiàn)&&&&ABCF(2)若用與非門實(shí)現(xiàn)一、半加器半加運(yùn)算不考慮從低位來的進(jìn)位。設(shè)：A---加數(shù)；B---被加數(shù)；S---本位和；C---進(jìn)位。真值表邏輯圖半加器ABCS邏輯符號(hào)=1&ABSC二、全加器：an---加數(shù)；bn---被加數(shù)；cn-1---低位的進(jìn)位；sn---本位和；cn---進(jìn)位。真值表

全加器SN74LS183的管腳圖114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND例：用一片SN74LS183構(gòu)成兩位串行進(jìn)位全加器。D1bncn-1sncn全加器anbncn-1sncn全加器anA2A1B2B1D2C串行進(jìn)位其它組件：SN74H83---四位串行進(jìn)位全加器。SN74LS283---四位超前進(jìn)位全加器。減法運(yùn)算

在實(shí)際應(yīng)用中，通常是將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算來處理，即采用加補(bǔ)碼的方法完成減法運(yùn)算。若n位二進(jìn)制的原碼為N原，則與它相對應(yīng)的2的補(bǔ)碼為 N補(bǔ)=2N

N原

補(bǔ)碼與反碼的關(guān)系式

N補(bǔ)=N反+1 設(shè)兩個(gè)數(shù)A、B相減，利用以上兩式可得A

B=A+B補(bǔ)2n=A+B反+12n加法器的應(yīng)用試用全加器完成二進(jìn)制的乘法功能。解以兩個(gè)二進(jìn)制數(shù)相乘為例。乘法算式如下：圖4–19利用全加器實(shí)現(xiàn)二進(jìn)制的乘法能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。

如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成8個(gè)3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。編碼器的邏輯功能：1、)編碼器(Encoder)的概念與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。1、)編碼器(Encoder)的概念與分類(1)4線─2線普通二進(jìn)制編碼器1000010000100001Y0Y1I3I2I1I0

（2）邏輯功能表編碼器的輸入為高電平有效。（a）邏輯框圖4輸入二進(jìn)制碼輸出110110001、編碼器的工作原理2用與非門組成三位二進(jìn)制編碼器。---八線-三線編碼器設(shè)八個(gè)輸入端為I0I7，八種狀態(tài)，與之對應(yīng)的輸出設(shè)為F1、F2、F3，共三位二進(jìn)制數(shù)。設(shè)計(jì)編碼器的過程與設(shè)計(jì)一般的組合邏輯電路相同，首先要列出狀態(tài)表（即真值表），然后寫出邏輯表達(dá)式并進(jìn)行化簡，最后畫出邏輯圖。真值表負(fù)邏輯：I0I1I2I3I4I5I6I7&&&F3F2F18-3編碼器邏輯圖3二---十進(jìn)制編碼器二---十進(jìn)制編碼器的作用：將十個(gè)狀態(tài)（對應(yīng)于十進(jìn)制的十個(gè)代碼）編制成BCD碼。十個(gè)輸入需要幾位輸出？四位輸入：I0I9輸出：F4

F1列出狀態(tài)表如下：邏輯圖略狀態(tài)表4.4.3譯碼器譯碼是編碼的逆過程，即將某二進(jìn)制翻譯成電路的某種狀態(tài)。一、二進(jìn)制譯碼器二進(jìn)制譯碼器的作用：將n種輸入的組合譯成2n種電路狀態(tài)。也叫n---2n線譯碼器。譯碼器的輸入——一組二進(jìn)制代碼譯碼器的輸出——一組高低電平信號(hào)&&&&A1A02-4線譯碼器74LS139的內(nèi)部線路輸入控制端輸出74LS139的功能表“–”表示低電平有效。74LS139管腳圖一片139種含兩個(gè)2-4譯碼器例：利用線譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)(多路解調(diào)器，多路分配器）。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線000全為1工作原理：（以A0A1=00為例）數(shù)據(jù)脫離總線二、顯示譯碼器二---十進(jìn)制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到顯示譯碼器。顯示器件：常用的是七段顯示器件。bcdefgaabcdfgabcdefg111111001100001101101e七段顯示器件的工作原理：顯示譯碼器：11474LS49BCBIDAeabcdfgUccGND74LS49的管腳圖消隱控制端74LS49的功能表（簡表）輸入輸出顯示DABIag10XXXX消隱8421碼譯碼顯示字型完整的功能表請參考相應(yīng)的參考書。74LS49與七段顯示器件的連接：74LS49是集電極開路，必須接上拉電阻bfacdegbfacdegBIDCBA+5V+5V4.4.4數(shù)據(jù)選擇器從一組數(shù)據(jù)中選擇一路信號(hào)進(jìn)行傳輸?shù)碾娐罚Q為數(shù)據(jù)選擇器?？刂菩盘?hào)輸入信號(hào)輸出信號(hào)數(shù)據(jù)選擇器類似一個(gè)多投開關(guān)。選擇哪一路信號(hào)由相應(yīng)的一組控制信號(hào)控制。A0A1D3D2D1D0W一位數(shù)據(jù)選擇器：從n個(gè)一位數(shù)據(jù)中選擇一個(gè)數(shù)據(jù)。m位數(shù)據(jù)選擇器：從n個(gè)m位數(shù)據(jù)中選擇一個(gè)數(shù)據(jù)。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信號(hào)四二選一選擇器n=2,m=4四選一集成數(shù)據(jù)選擇器74LS153：為或，低電平有效。選擇端A1A0：為兩個(gè)4選1數(shù)據(jù)選擇器共用。其中地址選通數(shù)據(jù)輸出A1

A0EDF××0001101110000×D0~D3D0~D3D0~D3D0~D30D0D1D2D3功能表例：用一片74LS153組成8選1:A2=0:(1)工作；A2=1:(2)工作。D1D7D0D2D3D4D5D6Y1D01D11D21D32D02D12D22D374LS153(1)(2)BAA2(低位）(高位）A0A1選擇信號(hào)（三位）1八選一集成數(shù)據(jù)選擇器74LS151功能表例：用兩片74LS151構(gòu)成十六選一數(shù)據(jù)選擇器???D0D7???A0A1A2???D0D7???A0A1A2&A0A1A2A3D8D15D0D7=0D0D7=1D0D7???D0D7???A0A1A2???D0D7???A0A1A2&A0A2A2A3D8D15D0D7=1D8D15=1D8D154.4.5數(shù)字比較器比較器的分類：（1）僅比較兩個(gè)數(shù)是否相等。（2）除比較兩個(gè)數(shù)是否相等外，還要比較兩個(gè)數(shù)的大小。第一類的邏輯功能較簡單，下面重點(diǎn)介紹第二類比較器。一、一位數(shù)值比較器功能表&&1ABA<BA>BA=BABA>BA<BA=B邏輯圖邏輯符號(hào)二、多位數(shù)值比較器比較原則：1.先從高位比起，高位大的數(shù)值一定大。2.若高位相等，則再比較低位數(shù)，最終結(jié)果由低位的比較結(jié)果決定。請根據(jù)這個(gè)原則設(shè)計(jì)一下：每位的比較應(yīng)包括幾個(gè)輸入、輸出？A、B兩個(gè)多位數(shù)的比較：AiBi兩個(gè)本位數(shù)（A>B）i-1（A=B）i-1（A<B）i-1低位的比較結(jié)果（A>B）i（A=B）i（A<B）i比較結(jié)果向高位輸出每個(gè)比較環(huán)節(jié)的功能表四位數(shù)碼比較器的真值表a3>b3

100a3=b3a2=b2a1=

b1a0=b0

010a3=b3a2=b2a1=

b1a0<b0

001a3=b3a2=b2a1=

b1a0>b0

100a3=b3a2=b2a1<b1

001

a3=b3a2=b2a1>

b1

100a3=b3a2<b2

001a3=b3a2>b2

100a3<b3

001比較輸入

輸出a3b3a2b2a1b1a0b0

LES(A>B)(A=B)(A<B)根據(jù)比較規(guī)則，可得到四位數(shù)碼比較器邏輯式：A=B:A<B:AB:四位集成電路比較器74LS85A3B2A2A1B1A0B0B3B3(A<B)L(A=B)L(A>B)LA<BA=BA<BGNDA0B0B1A1A2B2A3UCC低位進(jìn)位向高位位進(jìn)位(A<B)L(A=B)L(A>B)LA<BA=BA<B例1：七位二進(jìn)制數(shù)比較器。（采用兩片85）“1”必接好（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85(1)(2)a3a2a1a0a6a5a4Ab3b2b1b0b6b5b4B高位片低位片例2：設(shè)計(jì)三個(gè)四位數(shù)的比較器，可以對A、B、C進(jìn)行比較，能判斷：(1)三個(gè)數(shù)是否相等。(2)若不相等，A數(shù)是最大還是最小。比較原則：先將A與B比較，然后A與C比較，若A=BA=C，則A=B=C；若A>BA>C，則A最大；若A<BA<C，則A最小?？梢杂脙善?4LS85實(shí)現(xiàn)。A=B=C&&A最大A最小&（A>B）L（A<B）LA>BA=BA<BC1C0C3C2（A=B）L（A>B）L（A<B）LA>BA=BA<BB1B0B3B2（A=B）L11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2§4.5利用中規(guī)模組件設(shè)計(jì)組合電路中規(guī)模組件都是為了實(shí)現(xiàn)專門的邏輯功能而設(shè)計(jì)，但是通過適當(dāng)?shù)倪B接，可以實(shí)現(xiàn)一般的邏輯功能。用中規(guī)模組件設(shè)計(jì)邏輯電路，可以減少連線、提高可靠性。下面介紹用選擇器和譯碼器設(shè)計(jì)組合邏輯電路的方法。分析一、用數(shù)據(jù)選擇器設(shè)計(jì)邏輯電路四選一選擇器功能表類似三變量函數(shù)的表達(dá)式！例：利用四選一選擇器實(shí)現(xiàn)如下邏輯函數(shù)。與四選一選擇器輸出的邏輯式比較可以令：變換接線圖D0D1D2D3A0A1WAGRY“1”74LS1532.用n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何一種輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。3.設(shè)計(jì)時(shí)可以采用函數(shù)式比較法?？刂贫俗鳛檩斎攵耍瑪?shù)據(jù)輸入端可以綜合為一個(gè)輸入端。用數(shù)據(jù)選擇器設(shè)計(jì)邏輯電路小結(jié)1.若要產(chǎn)生單輸出邏輯函數(shù)時(shí),可先考慮數(shù)據(jù)選擇器。二、用線譯碼器設(shè)計(jì)多輸出邏輯電路從功能表可知：例：用2-4線譯碼器產(chǎn)生一組多輸出函數(shù)。參考上頁的邏輯式可知接線圖&&Z2Z1n-2n

線譯碼器，包含了n變量所有的最小項(xiàng)。加上或門或與非門，可以組成任何形式的輸入變量小于n的組合邏輯函數(shù)。用線譯碼器設(shè)計(jì)多輸出計(jì)邏輯電路小結(jié)若要產(chǎn)生多輸出邏輯函數(shù)時(shí),使用譯碼器+門電路較有利。設(shè)計(jì)方法（步驟）總結(jié)：1.由功能確定輸入、輸出量，寫出邏輯式。2.把要用的邏輯組件的邏輯函數(shù)式變換成與所求邏輯式相類似的形式：?若兩者形式上完全相同，則該種組件效果最好。?若組件函數(shù)式更豐富，則可將多出的輸入變量和乘積項(xiàng)適當(dāng)處理，也可以較方便地得到所需要的邏輯式。?若組件的函數(shù)式僅是所要產(chǎn)生的邏輯式的一部分，可以通過擴(kuò)展方法得到所需邏輯式。擴(kuò)展方法用使能端或其它輸入端擴(kuò)展，適當(dāng)加其他門；采用多片組件進(jìn)行適當(dāng)連接。3.接線，畫出邏輯圖。例如："與非"門的時(shí)延一般來說，時(shí)延對數(shù)字系統(tǒng)是有害的，它會(huì)降低系統(tǒng)的工作的速度，還會(huì)產(chǎn)生競爭冒險(xiǎn)現(xiàn)象。ABt1t1+tpdt2t2+tpdF實(shí)際上，電信號(hào)從任意一點(diǎn)經(jīng)過任意路徑到達(dá)另一點(diǎn)都需要一定時(shí)間，我們稱之為時(shí)間延遲或簡稱時(shí)延。4.6組合電路的險(xiǎn)象1&BCAF&&dgeG1G2G3G4AFdegtpd21由于競爭使得電路產(chǎn)生了暫時(shí)錯(cuò)誤輸出稱之為險(xiǎn)象。多個(gè)信號(hào)經(jīng)不同路徑到達(dá)某一點(diǎn)有時(shí)間差，稱為競爭。4.6.1險(xiǎn)象的產(chǎn)生電路在時(shí)間"1"和"2"出現(xiàn)了競爭，并且輸出F在時(shí)間"2"出現(xiàn)了短時(shí)的錯(cuò)誤，即產(chǎn)生了險(xiǎn)象，通常把不產(chǎn)生險(xiǎn)象的競爭稱為非臨界競爭，而把產(chǎn)生險(xiǎn)象的競爭稱為臨界競爭。注意：競爭和險(xiǎn)象是對電路的，而不是針對函數(shù)的。4.6.2險(xiǎn)象的分類按輸入變化前后輸出是否相等而分為靜態(tài)和動(dòng)態(tài),按錯(cuò)誤輸出的極性分為0型和1型。因此有靜態(tài)0型,靜態(tài)1型,動(dòng)態(tài)0型,動(dòng)態(tài)1型。靜態(tài)0型動(dòng)態(tài)0型靜態(tài)1型動(dòng)態(tài)1型輸入變化前的輸出輸入變化后的輸出4.6.3險(xiǎn)象的判斷有代數(shù)法和卡諾圖檢查是否存在某個(gè)變量X，它同時(shí)以原變量和反變量的