專用集成電路設(shè)計(jì)新

東南大學(xué)信息學(xué)1第一章2 公 年推出的微處理3的半導(dǎo)體制造工半導(dǎo)體制造商納米技術(shù)一藝藝藝藝藝4 (肖克萊),WalterH.Brattain JohnBardeen(巴丁獲得了1956年的物理學(xué)最原始的點(diǎn)接觸式晶體5年月日,在德州儀器公司(TI)從事研究工作的Jackkilby(比)發(fā)明了世界上第一塊集成電路IC(Integrated 6 公司推出的微處理器7 公司推出的80386微處理 公司推出的804869 公司推出的Pentium微處理 公司推出的PentiumPro微處理 公司2000年推出的Pentium-4微處理22nm工藝4個(gè)CPU核各 接口和協(xié)處理器模塊 四核處理器功能模實(shí)例 Pentium4處理器系統(tǒng)架實(shí)例—非CPU4GbDDR4SDRAM(2012 公司微處理 的部分發(fā)展軌型晶體管面工時(shí)鐘頻0.18μmCMOS英特酷睿1422nmCMOS1千~2奔騰14酷睿動(dòng) 器容量 面積、工藝和價(jià)格發(fā)展情容量時(shí)鐘77布線長(zhǎng)度緩存器1965年 出了著 1

隔18個(gè)月增加一年

mm21

1年

21世紀(jì)前10年，集成電路工藝的發(fā)展呈現(xiàn)以下幾一、特征尺90nm→65nm→45nm→32nm→22nm→15nm9nm。二、晶晶圓直徑：200mm→300mm450mm三、銅四、新型器件不斷涌五、新材料新工藝的 公司采用90nmCMOS工藝研制的第3代Pentium4處理 晶圓的尺寸增加，當(dāng)前的主流晶圓的尺寸為8英寸，正在集成電路的規(guī)模不斷提高，CPU(P4)己超過(guò)4000DRAM己達(dá)Gb規(guī)模集成電路的速度不斷提高，采用0.13μmCMOS工藝實(shí)現(xiàn)的CPU主時(shí)鐘已超過(guò)2GHz，實(shí)現(xiàn)的速數(shù)字電路速率已超 模擬數(shù)字混合集成向電路設(shè)計(jì)工程師提 能力每年只以21%的速度提升，設(shè)計(jì)能力明顯于器件制造能力，且趨勢(shì)越來(lái)越嚴(yán)重；工藝線費(fèi)用越來(lái)越一條8英寸0.35μm工藝線的投資約20 一條12英寸0.09μm工藝線的投資超過(guò)100億 制造集成電路的掩膜很貴 電路設(shè)計(jì)、工藝制造、封裝等形成相對(duì)獨(dú)立的VLSI一、設(shè)計(jì)成其他一般性成本（管理、房租等）IP核供應(yīng)商(M-CORE),TIVLSI分類半定制、、批量小、設(shè)計(jì)成本低。二、設(shè)計(jì)的正確性要用EDA工具解決系統(tǒng)級(jí)→功能級(jí)→邏輯級(jí)→版圖級(jí)三、VLSI設(shè)計(jì)的可測(cè)性問(wèn)輔助測(cè)試電EDA提供的輔助測(cè)試工四、設(shè)計(jì)過(guò)程集成EDA工具的全行為→版圖VLSI分層設(shè)計(jì)與自頂向下方行為設(shè)計(jì)階設(shè)計(jì)者要考慮系統(tǒng)對(duì)外部的輸入輸出，并定義系統(tǒng)的基本特征是將的外部表象和內(nèi)部的具體實(shí)施分隔開來(lái)，結(jié)構(gòu)設(shè)計(jì)階根據(jù)的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明邏輯設(shè)計(jì)階要考慮各種功能模塊的具體實(shí)現(xiàn)問(wèn)題。由于同電路設(shè)計(jì)階邏輯圖將進(jìn)一步轉(zhuǎn)換成電路圖，在這個(gè)階段，可能要進(jìn)行電路仿真，以確定電路特性、功耗和時(shí)延版圖設(shè)計(jì)階要根據(jù)電路圖繪制用于工藝制造的電路版綜也稱行為級(jí)綜合(behavioralsynthesis)合，同時(shí)通 次硬件仿真進(jìn)行驗(yàn)證U1半加器half-U1半加器half-by

U3或門or-U2U3或門or-U2半加器half-

architecturestructureoffull-addercomponenthalf-port(A,B:inBit;S,C:outendcomponentcomponentor-port(In1,In2:inBit;Out1:outendcomponent;signala,b,c;U1:half-adderportmap(x,y,a,bU2:half-adderportmap(a,cin,sum,c);U3:or-gate portmap(b,c,cout);end邏輯綜將邏輯級(jí)行為描述轉(zhuǎn)換成使用門級(jí)單元邏輯綜合的兩個(gè)階與工藝無(wú)關(guān)的階段，這時(shí)采用布爾操作或代數(shù)作技術(shù)來(lái)優(yōu)化邏工藝映射階段，根據(jù)電路性質(zhì)(如組合型或時(shí)序映象，將與工藝無(wú)關(guān)的描述轉(zhuǎn)換成門級(jí)網(wǎng)表、PLD，需要進(jìn)行細(xì)致的時(shí)序和時(shí)延分析以及邏輯物理綜物理綜合將網(wǎng)表描述轉(zhuǎn)換 一般布局時(shí)總是要 面積最小、連線總長(zhǎng)最短電性能最優(yōu)并且容易布線布線是根據(jù)電路連接關(guān)系，在滿足工藝規(guī)則和電學(xué)前端設(shè)計(jì)與后端設(shè)后端設(shè)計(jì)：主要完成版圖設(shè)計(jì)前端設(shè)計(jì)：除去后端設(shè)計(jì)，剩余的都屬于前

第二引

圓 集成電路制造基單晶硅 高溫熔化，單晶生 單晶硅拋圓

氧化，擴(kuò)散、沉 圖 刻切 晶片測(cè)粘 封裝與測(cè)集成電路制造的一般流制造需數(shù)百道工藝，耗時(shí)1~2個(gè)月光刻與套刻對(duì)準(zhǔn)數(shù)十次光刻 單晶硅生長(zhǎng) 單晶硅切片后的單晶硅氧化工

光刻工

光刻光刻過(guò)程 制造50%以上的時(shí)間光源種類：光學(xué)、軟X射線 、離子束成像方式：投影式(需要掩膜)、掃描式(不需要掩膜)的分辨率：最小線寬（與光波波長(zhǎng)相當(dāng)）摻雜工藝:擴(kuò)散法和離子注入900~金屬化工藝電極形成過(guò)二極管金屬化電極形成步CMOS互補(bǔ)(Complementary)MOS電路簡(jiǎn)稱CMOS電路NMOS工藝+PMOS工藝→CMOS工藝CMOS使用NMOS+PMOSCMOS工藝包括：p-well、n-well、Double-wellSilicon-on-insulator(SOI)

n p

p n

np 顯影，刻 顯影，刻阱 去 去二氧化 流程3：沉淀多晶流程4：離子注入形成p+流程5：反膠工藝，離子注入形成n+金屬與多晶金屬與多晶硅的接觸 型 流程6：歐姆接觸區(qū)型阱輸輸型阱輸輸阱阱流程8:留下引線孔，淀積鈍化層，氮化 n Well

雙阱工藝反相器版

2個(gè)級(jí)聯(lián)的反相器版圖，1.2mmCMOS工 剖面阱阱 阱阱n+n+設(shè)計(jì)規(guī)則的內(nèi)容與作設(shè)計(jì)規(guī)則內(nèi)容：幾何限制+圖形的寬度、間隔 的尺寸最小容許值等 設(shè)計(jì)規(guī)則的描一般有兩類設(shè)計(jì)規(guī)則：微米規(guī)則和λ規(guī)則微米規(guī)則：以絕對(duì)尺寸來(lái)表征規(guī)則，單位優(yōu)點(diǎn)：充分利用工藝 面積小，性能可達(dá)最優(yōu)λ規(guī)則：可伸縮性設(shè)計(jì)方法。尺寸以λ為單位，λ的取法：最小線寬的二分之一， =0.6m缺點(diǎn)：只適合于1~3m，保守性大 面積大優(yōu)點(diǎn)：設(shè)計(jì)速度快，用于原型設(shè)計(jì)，教育/MOSIS使用各個(gè)廠家的設(shè)計(jì)規(guī)則基本上不通表2.2典型CMOS工藝層層P12346金屬78表2.3典型P阱CMOS工藝設(shè)計(jì)規(guī)規(guī)微λ1.P阱(掩膜版1.1最小P阱寬541.2最小P阱間距(相勢(shì)961.3最小P阱間距(不勢(shì)102.薄氧化層區(qū)或有源區(qū)(掩膜版2.1422.2有源區(qū)最小間42862.4N型襯底內(nèi)N+區(qū)與P75421λ3.多晶硅(掩膜版323.2323.3場(chǎng)區(qū)多晶硅與有源區(qū)最小距2λ3.4多晶硅柵在有源區(qū)的最小伸323.5有源區(qū)在源漏端的最小伸42 P+區(qū)(掩膜版4.1P區(qū)與有源區(qū)的最小交2λ4.2P區(qū)與無(wú)關(guān)N+區(qū)最小距2λ4.4P4.5P區(qū)最小間34.6P區(qū)最小寬35.掩膜版4的負(fù)版(掩膜版6.接觸孔(掩膜版6號(hào)6.1接觸孔最小面積(方形36.3多晶硅對(duì)接觸孔的最小覆2*6.4接觸孔與多晶硅柵最小距36.5金屬對(duì)接觸孔的最小覆2*6.6有源區(qū)對(duì)接觸孔的最小覆2*7.金屬1(掩膜版7號(hào)348.鈍化(掩膜版8號(hào)8.18.2型型型二氧型二氧化1.P阱(掩膜版1.1最小P阱寬41.2最小P阱間距( 勢(shì)61.3最小P阱間距(不勢(shì)10型涂型 掩膜版型型

顯影，刻阱型阱型阱型阱型型掩膜版1:P型型

去阱 去二氧化阱薄氧化層區(qū)或有源區(qū)(掩膜版有源區(qū)最小寬 2有源區(qū)最小間 2N型襯底內(nèi)P+區(qū)與P阱邊緣最小距 6N型襯底內(nèi)N+區(qū)與P阱邊緣最小距 5P阱內(nèi)N+區(qū)與P阱邊緣最小距 2P阱內(nèi)p+區(qū)與P阱邊緣最小距

2.42.5n+P阱圖2.13以為基準(zhǔn)的CMOS設(shè)計(jì)規(guī)則示意圖多晶硅(掩膜版 2多晶硅最小間 2場(chǎng)區(qū)多晶硅與有源區(qū)最小距 多晶硅柵在有源區(qū)的最小伸 2有源區(qū)在源漏端的最小伸 2

掩膜版

多晶型 P+區(qū)(掩膜版P+區(qū)與有源區(qū)的最小交P+區(qū)與無(wú)關(guān)N+區(qū)最小距P+與晶體管柵的最小交P+

λ2222

掩膜版

多晶硅N-型硅P+

P- 掩膜版4的負(fù)版(掩膜版

6

6.6.接觸孔(掩膜版6號(hào)6.1接觸孔最小面積(方形接觸孔最小面積(矩形2λ×22λ×626.3多晶硅對(duì)接觸孔的最小覆λ6.4接觸孔與多晶硅柵最小距26.5金屬對(duì)接觸孔的最小覆λ6.6有源區(qū)對(duì)接觸孔的最小覆λ掩膜版6: 7.金屬1(掩膜版7號(hào)7.1金屬最小寬27.2金屬最小間37.3最大電流密0.8mA/μm77.17.2掩膜版7: 金金

d9d

金 電路設(shè)計(jì)的L/W是給N管 d2對(duì)應(yīng)N管寬度，d22L 6mP管 d8對(duì)應(yīng)P管柵長(zhǎng)，d86W 24m由設(shè)計(jì)規(guī)則2.5d1d3d14md3由設(shè)計(jì)規(guī)則2.3確定d4 d4由設(shè)計(jì)規(guī)則6.6確定d5d1d52md11d由設(shè)計(jì)規(guī)則6.1d

d6,d：63m,d10由設(shè)計(jì)規(guī)則6.4

d7,d9：d7

3m,d9

將上面得到的d1~d11的最小值相加得d

di電學(xué)參分布電 A:電阻率

tBtS

LABWRLABWRLSStW

為電阻率，量綱為MtR

L L

R叫方塊電阻量綱為t s 電阻為2Rs。方塊電阻值可由實(shí)驗(yàn)方法測(cè)得，使用時(shí)可查表表2.5典型3mP阱CMOS工藝各層電阻層PN+P金屬1與多晶硅(接觸孔各材料層方塊電阻值：0.003~當(dāng)LW時(shí)，可近似認(rèn)為L(zhǎng)1RRLsL金

金屬接觸孔條形電阻示MOS管比材料電阻

K W( V GS,材料電阻(如多晶硅)的方塊電阻值為：0.003~25例2.2某標(biāo)準(zhǔn)電阻R1的長(zhǎng)度等于L，寬度等于W，試設(shè)計(jì) WR2 W WR3 WCA0r

分布電+D- +D- o為真空介電常r為介質(zhì)相對(duì)介電常Cxy定義為層間面電容，量綱為fF/m 3μmCMOS工藝典型面電容±0.1±0.01金屬1與襯底(場(chǎng)區(qū)金屬電容±0.005±0.01金屬1±0.01±0.17±0.6±0.12±2.0±0.1P±1.0RCRC網(wǎng)輸出響MOS管寄生電G一、柵電GSGDSGDASGDGDSBCgCgbC0C0DGS DDGSDASGDSBCgCox

Ar tGGCox稱為單位面積柵電容A為柵極面GBGBSDGBSDC C C CCg/00隨Vgs變化的總的柵電二、擴(kuò)散區(qū)電 多晶 多晶aC

CC源擴(kuò)散 漏擴(kuò)散擴(kuò)散電容源擴(kuò)散 漏擴(kuò)散CdCja(ab)Cjp(2aCjapnCjppnababCdCja(ab)Cjp(2aCja是擴(kuò)散區(qū)單位面積的pn結(jié)電容工藝確定時(shí)，h對(duì)用戶透明，所以，對(duì)于側(cè)面只需知道長(zhǎng)度即可，面電容進(jìn)一步簡(jiǎn)化成三、連線電+++++++++++++--------------------Cg

x

Ar tCxy定義為連線面電容±0.1±0.1±0.01金屬1與襯底(場(chǎng)區(qū)金屬電容±0.005±0.01金屬1±0.01±0.17±0.6±0.12±2.0±0.1P±1.0

求柵電總電容是柵電容的多少倍?(電容參數(shù)由表2.7 Cm1003

查表

0.025fF/

金 多晶

2擴(kuò)散

(fF m多晶硅柵電容Cg，多晶硅柵面電容為0.7fF/Cg 多晶硅連線電容Cp，場(chǎng)區(qū)多晶硅與襯底之間的面電0.045fF/pC(44222)0.0450.992(fF/p總電容

Cp

11.32(fF/m2總電容與柵電容之比CTCp11.32.8連線電容不能忽

第三MOS晶體管與電路設(shè)計(jì)MOSNNN圖3.1MOSNMOS管I-V特IDSGSDIDS NNP圖3.2NMOSGSD NN

VGSVDSVDSDSVGSVGSVGSVGSVDS

NMOS的一般方程為n0ox IDS

D

Vtn)2

0ox

V)

V)VDS

ox0，為柵氧化層面電 KW V)VDS 對(duì)于給定的工藝，K是固定的，只能通過(guò)控W,L來(lái)控制管子的性MOS管的阻 IWIW (

VDS

GS(th d IVDS DSIVDS DSVGS

VGSVGSVGSVDS

圖3.3NMOS管I-V特性曲Ids/Vds特性曲 Ids/Vgs特性曲(TSMC0.13mCMOS工藝,NMOS管工作電壓線性區(qū)（ Vtn VGS 設(shè)線性區(qū)VDS沿溝道方向呈線性分布VDS

V)VDS

飽和區(qū)（VGSVtn,VGSVtn VDS）：

得 nCox

W )

)2(1

L

稱為溝道長(zhǎng)度調(diào)制與L有關(guān)AID

溝道V VGSVGSVA

溝道

VA

(0.005~0.03)V1，VA稱 L越小，VA越小，越大當(dāng)工藝確定以后，nCox,Vth均為定值，可用VDS和（WL）IDID(TSMC0.13mCMOS工藝,NMOS管,工作電壓GGSDIDS PPN圖3.4PMOS管正常工作時(shí)偏置條PMOS管的特性與NMOS線性區(qū)（ Vtn

ISD p

Vtp

WppCoxpWpLp其中：p為空穴遷移率MOS管的阻值為1(pCox1(pCox)( VtpLW飽和區(qū)（ Vtn

p 若考慮溝道長(zhǎng)度調(diào)制效應(yīng)，引 利電壓 ，則為 p V2 V2A Ids/Vds特性曲 Ids/Vgs特性曲(TSMC0.13mCMOS工藝,PMOS管工作電壓

CMOS

邏輯“1”的電壓表示1:2

~邏輯“0”的電壓表示0:0~2IDRRID缺點(diǎn)：靜態(tài)電流不全為零，功耗較大sdsdsVoggggCMOS反相器電路優(yōu)點(diǎn)：靜態(tài)電流幾乎全為零，功耗很(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓

Vi0VVi0V~VDD的情況V

ViIdsn 20

DD

V

反相器的異常工作情況

sdsdd邏輯IdssggV 0 2

為了避免反相器出現(xiàn)同相情況,必須保證轉(zhuǎn)移特性經(jīng)過(guò)以下點(diǎn)ViVoVDD/對(duì)于NMOS管來(lái)說(shuō)

VDD/

VDD/

VGS顯然,NMOS

V對(duì)于PMOS管來(lái)說(shuō)

VDD/

VDD/

顯然,NMOS管也工作在飽和 1 由于

Idsn 并假設(shè)

則得到關(guān)系即np Wp即np Lp一般柵長(zhǎng)取最小值 所以有Wp p信號(hào)傳輸數(shù)字電路中的延遲時(shí)間：門延遲+線延遲

CMOS反相器延遲時(shí)trttrt上升時(shí) 下降時(shí) 50% t2反相器的延遲特性與其所帶的負(fù)載有關(guān) (TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓第1級(jí)N管/P管的尺寸?。篖n/Wn=0.28/2m,Lp/Wp=0.28/4m第2級(jí)N管P管的尺寸取Ln/Wn=0.28/20m

Vi

先討論CMOS反相器后接一個(gè)負(fù)載電容的dg開dg開

反相器帶電

管 簡(jiǎn)化模

0VVoi

反相器 簡(jiǎn)化模

一、下降時(shí)SS1i Vi0VDD時(shí)，反相器的N管導(dǎo)通，P管截止。負(fù)載電容CLoad通過(guò)N管等效電阻Rdown進(jìn)行放電

放電過(guò)程中,Rdown的值是隨著負(fù)載電容 電而變化的電容上電壓從0.9VDDVDDVtn的過(guò)程中N0.VDDI/N管工I/

VDSV

VGSV

放電電流I

dVo

,當(dāng)

VDD

Vtn時(shí)

是N管飽和區(qū)電 CLoad

dVo

Vtn

,

nCoxWn2L2dt

2C2n Vtn2

令tf1Vo0.9VDD下降到VDDVtn的時(shí)間tf1dt0

VDD

2 n即

Vtn

2tf12

n

Vtn

DD

2CLoad

0.VDDSC1 SC1 當(dāng)VoVDDVtn時(shí),N管工 性區(qū),放電電 o n

VVtn)Vo VSS1

Io/

VDSV

V

dt

n[(VDDVtn

Vo2

令tf2表示Vo從VDDVtn下降到0.VD的時(shí)間S1IoS1

VDSV

V

tf2dt0

即

n

Vtn)VoVo /

ln(19VDD20Vtnfn(VDDVf

f

VDD

2

VDD

nn0.1VDD

Vtn)Vo

21

0.1VDD

V)Vo VDDVtn

VDDVtn

(VDDVtn)

V)Vo 2

n

Vtn)

V)Vo 2 VDDVtn1

VDD

dVo

d((VDDVtn)on(VDDVtn)0.1VDD

0.1VDD

V)

VDDVtn

VDD

V)o V V

o

2

n

Vtn)

ln(VDDVtn

19VDD20Vtnn

Vtn)

1.9VDD2Vtn

n

Vtn)

所以反相器下降時(shí)間為tf1tf

2CLoad

0.VDD

ln(19VDD20Vtnf f

n(VDDVtn

n

V

tftf

tf

3.6875更為簡(jiǎn)化的下降延遲估算方法是假定放電恒等于N管飽和區(qū)工作電流,0t 0

2 n

Vtnt

V

0

dVo

V 當(dāng)Vtn0.2VDD時(shí)

3.125 V 用飽和區(qū)工作電流近似電容負(fù)載的放電電具有較好的近似結(jié)

二、上升時(shí) ViVDD0時(shí)，反相器的N管截止，P管導(dǎo)通。電源通過(guò)P由于CMOS | |

20|

[ DD

ln( )] | |) 0.1| 當(dāng) 0.2VDD時(shí),tr

也可假定充電電流恒等于P

R,

| tr

|

3.68 ,

frfr

WpW W

W所以f p

p

Cox

n 若使 t

pWp

1,讓L L,

則 nWnLp 則 三、延遲時(shí)

trt4

Wp/用Cgn表示N管柵電容CgnCoxWNLN用Cgp表示P管柵電容CgpCoxWPLP前一級(jí)反相器的負(fù)載電容近似等于Cgn和Cgp的并聯(lián)

[例3.1]有兩個(gè)相同尺寸的CMOS反相器相級(jí)聯(lián)，己知N溝道下拉和P溝道上拉管的參數(shù)為 4m, 2m,K45A/V2,K15A/V2

1fF/m2

試問(wèn)P管柵寬應(yīng)為多少，才能獲得相等的上升和下降時(shí)間？CMOS解：前級(jí)反相器的負(fù)載電容為CLCox(WN

WPLP為了獲得相等的上升和下降時(shí)間，應(yīng) LKLN

KLPL[例3.1]己知N溝道下拉管和P溝道上拉管的參數(shù)為 4m,LP2m,K

45A/V2,K15A/V2,V 0.8V 1fF m2 試問(wèn)P管柵寬應(yīng)為多少，才能獲得相等的上升和下降時(shí)間？代入具體參數(shù)WP (W WL)1fF/m22m(4m f 2CLVDD 232fF3V 0.88nsfKWN(VDDV tftr反相器的平均門延遲時(shí)間

trt4

連線延金屬連線與襯底之間的寄生電容表名絕對(duì)值fF)相對(duì)Cox(N管和P管柵電容1多晶硅與襯底的電容(場(chǎng)區(qū)多晶金屬與襯底的電容(場(chǎng)區(qū)金屬多晶與金RRCC

I)

Vi

i 設(shè)xrc是單位長(zhǎng)度電容值，則Rrdx，CcdxC

I)

Vi

Vi

Vi1cdx

i Vi1Vi

RVi1 r rrc

Vi1Vi

Vi1

rc

d dx2rc

d dx2得到信號(hào)通過(guò)長(zhǎng)度為xtxKx2

RCn(n 當(dāng)n

tn

rcl2

當(dāng)l很大時(shí)，信號(hào)延遲將由這個(gè)RC

為了優(yōu)化長(zhǎng)的多晶硅線的策略是把線分成幾段，在每一段插入 2mm的段分成2個(gè)1mm的段trcltrcl r12/ c4104pF/2tL2.41015l2(F/m22假定緩沖器的延遲 buf，則總線的總延遲是2tp2.410

ns

2.4ns

buf如果不加緩沖器，則 線延遲為 2.4101520002ns9.6ns;p

電路扇出延電路扇出：輸出端所接門的個(gè)數(shù)總負(fù)載=前一級(jí)輸出電容+連線電容+后級(jí)各負(fù)載1個(gè)標(biāo)準(zhǔn)反相器帶1個(gè)標(biāo)準(zhǔn)反相器作負(fù)載的輸出波(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓標(biāo)準(zhǔn)反相器N管/P管的尺寸取Lp/Wp=0.28/4m 1個(gè)標(biāo)準(zhǔn)反相器帶10個(gè)標(biāo)準(zhǔn)反相器作負(fù)載的輸出波(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓標(biāo)準(zhǔn)反相器N管/P管的尺寸取Lp/Wp=0.28/4m 扇出的限制條件扇出總電流Iout所接負(fù)載最小輸入驅(qū)動(dòng)電流Iin之IoIoCLCg 其中Cg(i)是每一個(gè)輸入端當(dāng)扇出數(shù)N時(shí)，前一級(jí)反相器的能力必須增大N倍！才能獲得與驅(qū)動(dòng)級(jí)反相器相等的延遲時(shí)間1個(gè)標(biāo)準(zhǔn)反相器帶10個(gè)標(biāo)準(zhǔn)反相器作負(fù)載的輸出波(TSMC0.13mCMOS工藝N/PMOS管,開啟電壓工作電壓2.5V,標(biāo)準(zhǔn)反相器N管P管的尺寸?。篖n/Wn=0.28/20m,Lp/Wp=0.28/40m；

大電容負(fù)載驅(qū)動(dòng)快速驅(qū)動(dòng)大電容負(fù)載，可用逐級(jí)放大的反相器鏈 LLLLLLLL

f2p

fn1p

f

nnfnn為了獲得對(duì)稱的電學(xué)特性，反相器的NMOS管和PMOS管的柵寬可取Wp2.5Wn!

t ft1

f2p

fn1p n n

f

f級(jí)反相器下拉上拉電阻為： 2VDD

an

2VDD

ap V

第1級(jí)反相器的負(fù)載是第2級(jí)反相器的輸入柵電容CL1Cox(fWnLfWpL)fCox(WnLWpL)第1級(jí)反相器產(chǎn)生的延遲t

tf

td1Rn1CL1

CL1

(

ap

f

pf2p

pfn1p

nfn

nfn第2級(jí)反相器下拉上拉電阻為：Rn2

ap，Rp2 第2級(jí)反相器的負(fù)載是第3級(jí)反相器的輸入柵電容CL2Cox(f2WnLf2WpL)f2Cg第2級(jí)反相器產(chǎn)生的延遲

tf2td

CL2 4

(an

ap

n p

f

pf2Wp

pfn1p

nfn

nfn第3級(jí)反相器下拉上拉電阻為： ap f p f 第3級(jí)反相器的負(fù)載是第4級(jí)反相器的輸入柵電容CL3Cox(f3WnLf3WpL)f第3級(jí)反相器產(chǎn)生的延遲

tf3td

CL3 4

(an

ap

p

f

pf2p

pfn1Wp

nfn

nfn第n級(jí)反相器下拉上拉電阻pRnnp

nfn

，Rpn

apf第n級(jí)反相器的負(fù)載如果 CLn

fnCg則第n級(jí)反相器產(chǎn)生的延遲

t

CLn 4

(an

ap

f

pf2Wp

pfn1p

nfn

nfn t

t

nf (

ap) Cg(

ap

WpLW

L

Wp

CgCox(WnLWp

有兩種設(shè)計(jì)方法

fNCgf確定為e，求NNln(CloadN確定，求flnf1 1個(gè)標(biāo)準(zhǔn)反相器帶1個(gè)標(biāo)準(zhǔn)反相器作負(fù)載的輸出波(TSMC0.13mCMOS工藝N/PMOS管,開啟電壓工作電壓2.5V，標(biāo)準(zhǔn)反相器N管P管的尺寸取：Ln/Wn=0.28/2m,Lp/Wp=0.28/4m；

標(biāo)準(zhǔn)反相器的輸入柵電容為10fF讓標(biāo)準(zhǔn)反相器帶1個(gè)200fF的負(fù)載的輸工作電壓2.5V,標(biāo)準(zhǔn)反相器N管P管的尺寸?。篖n/Wn=0.28/2m,Lp/Wp=0.28/4m；

(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓Lp/Wp=0.28/80m工作電壓2.5V,反相器N管/P管的尺寸取Lp/Wp=0.28/80mNln(Cload)ln(200fF) 10(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓第1級(jí)反相器N管/P管的尺寸?。篖n/Wn=0.28/2m,Lp/Wp=0.28/4m第2級(jí)反相器N管PLn/Wn=0.28/5.43m,Lp/Wp=0.28/10.8m第3級(jí)反相器N管/P管的尺寸Ln/Wn=0.28/14.76m,Lp/Wp=0.28/29.35m3級(jí)反相器帶1個(gè)200fF的負(fù)載的輸出波 準(zhǔn)輸出焊盤的電容密度等于0.25pF，尺寸為100m×100m；又知標(biāo)準(zhǔn)反相器中MOS管的柵長(zhǎng)均為3m，柵寬也為

/V 15A2/V

，試計(jì)算該反相器直接驅(qū)動(dòng)輸出焊盤的延解：由輸出焊盤尺寸可計(jì)算焊盤的電容值Cpad

0.25pF/m2(100100)m22500由(3.5-16)式得上拉電阻Rp

|

215A/V2(5

由(3.5-15)式計(jì)算上升時(shí)間

41.7k2500pF由(3.5-11)式得下拉電阻N N

2

n

Vtn

45A/V2(5由(3.5-12)式計(jì)算下降時(shí)間t RNCpad

13.9k2500pF標(biāo)準(zhǔn)反相器直接驅(qū)動(dòng)輸出焊盤的門級(jí)延遲時(shí)t

trt4

10434.74解：總的輸出電容等于焊盤電容與環(huán)振探頭電容之和,

Cprobe0.251010.25Nln(Cload)ln(10.25) 7級(jí)逐級(jí)放大反相器的延遲時(shí)t7t7 pd72.7tpd其中tpd為標(biāo)準(zhǔn)反相器延遲時(shí)

如果逐級(jí)放大電路的級(jí)數(shù)N=3，則幾何放大因子自然對(duì)數(shù)ln(Cload幾何放大因子

lnf

2.46f三級(jí)放大電路的延遲時(shí)間t33ftapd311.76tapd三級(jí)逐級(jí)放大電路的延遲時(shí)間只比七級(jí)驅(qū)動(dòng)電路的增加85% 表3.2典型負(fù)載電負(fù)載電容類相對(duì)電容CT110個(gè)標(biāo)準(zhǔn)參考4mm×4.5m金屬標(biāo)準(zhǔn)輸出焊盤器地址引g[例3.4]某電路負(fù)載電容近似等于e8C ，Cg 電容。已知標(biāo)準(zhǔn)反相器的平均延遲時(shí)間av 2ns，試求：g用標(biāo)準(zhǔn)反相器直接驅(qū)動(dòng)負(fù)載電容的延遲時(shí)用逐級(jí)放大反相器驅(qū)動(dòng)負(fù)載電容的最小延遲解：(1)已知標(biāo)準(zhǔn)反相器平均延遲時(shí)間為 R Rav

4

4用標(biāo)準(zhǔn)反相器驅(qū)動(dòng)負(fù)載電容的延遲時(shí)間Tload RNCL

CL

2e8ns5.96103

Cg 級(jí)數(shù)N

Nln(Cload)用逐級(jí)放大反相器驅(qū)動(dòng)負(fù)載電容的延遲時(shí)間 為TminNf 8e2ns用逐級(jí)放大反相器驅(qū)動(dòng)負(fù)載電容的延遲時(shí)間比直接用標(biāo)準(zhǔn)反相要小幾個(gè)數(shù)量級(jí)

功靜態(tài)功耗：反向漏電流造成動(dòng)態(tài)功耗：瞬態(tài)電流和負(fù)載電容的充放電造成散熱問(wèn)金屬導(dǎo)線寬度的確7.金屬1(掩膜版7號(hào)7.1金屬最小寬37.2金屬最小間4CMOS功nnPs(反向漏電流)i電源電壓門門反向漏電流動(dòng)態(tài)功耗IE IEICC動(dòng)態(tài)功耗I IEICC動(dòng)態(tài)功耗0T/TIi0T/TIiEICICC動(dòng)態(tài)功0T/0T/T在周期T內(nèi)，電源消耗的能量EVDD EVDD

iEVDDdtVDD odt

CV 電源給電容充至VDD將付出電荷CVDD,作功為動(dòng)態(tài)功耗 T/ T2周期內(nèi)，電容充電吸收能量EC1(v2v2 VEC1 C CV CVCVDD DD DD被PMOS 動(dòng)態(tài)功耗0T0T/T在后T2周期內(nèi)，電容放電釋放的能量EC2(v2v2 (02V2 VEC2 o2 C CV DD被NMOS管消耗！PMOS和NMOS總共消耗2

動(dòng)態(tài)功耗0T0T/T一個(gè)周期T內(nèi)，MOSCV P T

CVDD靜計(jì)算功耗的經(jīng)驗(yàn)規(guī)將多個(gè)特定頻率下工作的功耗相加，可總功功耗可以估算電源和地線線的寬度應(yīng)為多少?(本題假定CMOS反相器負(fù)載電容等于，PN結(jié)反向漏電流為0.1nA。解：每級(jí)門靜態(tài)功耗為 0.1109551010W每級(jí)門動(dòng)態(tài)功： fV

0.210-12201065

110-4W 每級(jí)門總功耗 PPP1 每級(jí)平均充放電電流為Ic 2 對(duì)于300個(gè)反相器構(gòu)成的系統(tǒng)，系統(tǒng)總功 PN(PP3005

110-4)310-

5

6

A由電流密度J<0.8mA/m 0.8mA/m即W設(shè)計(jì)中可取電源和地線寬度為8m第四CMOS數(shù)字集常用基本電組合邏CMOSCMOS組合邏輯電路的一般結(jié)V最簡(jiǎn)單的組合邏輯電VVDD

VOUT

o上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò) 結(jié)構(gòu)上有對(duì)偶關(guān)系 B C

CMOS三輸入“與非”門及其內(nèi)在對(duì)偶關(guān)ADAD E B E (ABC)(DE)ADBCEABCABCDE復(fù)雜CMOS邏輯門及其內(nèi)在對(duì)偶關(guān)CMOS與非

M3 M4aabM3 M4 M2

M2 工作原理、等效電路與版

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓1.2V二輸入與非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2m；輸出負(fù)載500fF

下降延遲

下拉通路的總等效電

M M

Vo的下降延遲

M

上升延遲 上拉通路的總等效電

RPb

R

M M M

Vo的上升延

RPaRPb RPaRPbMMbMbMaC RPb RNb為了盡量提高電路的速度，MOS管柵長(zhǎng)均取最小值MMbMbMaC如果選 RP/2則Vo的上升延遲就有可能比下降延遲多一倍如果選 兩種選擇無(wú)論選哪一種，上升沿和下降沿的延遲都有2倍的差要使上升沿和下降沿基本接近，可選MMbMbMa

RPRP/2a即取兩種上拉電阻的平均a 已

C

V 假

CP CPVtn

3RP MMbMbMa

C

V R PR

pCoxWp

則得 一般

8np所以有 M

M

M

WnC TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入與非門，N管/P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2.94m輸出負(fù)載500fF

3

C V 8C p

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入與非門，N管/P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2.94m輸出負(fù)載500fF W

V)238W38W pTSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入與非門，N管/P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2.94m輸出負(fù)載500fF V 1.47

下降時(shí)延上升時(shí)延：1.04ns(1個(gè)管子導(dǎo)通2 4(VDD2

Vtp

0.57ns(2個(gè)管子導(dǎo)通或非babaMMVo MMMMbaaTSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓1.2V二輸入或非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2m；

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓1.2V二輸入或非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2m；輸出負(fù)載500fF

baMbaMMVo M

RNb

R V的下降延遲

RNaRNb RNaRNb

上升延遲baMMbaMMVo MRPaVo的上升延遲為C(RPaRPb

babaMMVo M M Mo

M RPbRNaRNb為提高電路速度，MOS管的柵長(zhǎng)均取最小值baMbaMMVo M如果選2RPRN/2則Vo的下降延遲就有可能比上升延遲多一倍。如果選2RPRN則Vo 要使上升沿和下降沿基本接近，可選擇：2RV

RNRN/2 M

即取兩種下拉電阻的平均值，則有：

8R已R a

C

VM CC

假 M

則得： 3一般n/p 所以有

baMMbaMMVo MRR C

V C C

則得 W 一般

3n/p

Wp

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入或非門，N管P管的尺寸取：Ln/Wn=0.13/2m,Lp/Wp=0.13/21m；

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入或非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/21m； 3RN

C

V RP

pCoxWp

n/p 2

Vtn

Vtp則得

CMOSNMOS傳輸門和PMOS傳輸ssV1V1o

00NMOS管開

1

100(TSMC0.13mCMOS工藝,NMOS管,開啟電壓工作電壓

s即VG當(dāng)VG即S時(shí)，MOS

當(dāng)VGVDD即S時(shí)，MOS管導(dǎo)通；當(dāng)Vi時(shí)，輸出Vo當(dāng)Vi0VDD時(shí)，如果Vo初始為0，Vi將對(duì)電容充把Vo拉到，當(dāng)Vo拉到VDDVtn時(shí)，柵源電壓等于開啟電壓傳輸管將截止，電容充電停止，雖然V進(jìn)行增加直至但Vo始終不變，仍維持在VDDVtn010

s'0'ss'0'0PMOS管開010

s'0'10(TSMC0.13mCMOS工藝,PMOS管,開啟電壓

CMOS VVi

CMOSs

s

開啟電壓工作電壓

VC 當(dāng)ViVDD時(shí)，NMOS管能將輸出Vo拉到 VtnPMOS管能將輸出Vo拉到VDD,所以最終輸出 VDD當(dāng)Vi時(shí)，NMOS管能將輸出Vo拉到0,PMOS管能將輸出Vo拉到Vtn,所以最終輸出是 CMOS 1

F1ABP2ABP3ABP4AB如采用靜態(tài)CMOS門，需要

F4個(gè)3輸入與門：需4個(gè)3輸入與非門和4個(gè)反相器，共計(jì)32個(gè)MOS管1個(gè)4輸入或門：需1個(gè)4輸入或非門和1個(gè)反相器，共計(jì)10個(gè)MOS管共需42個(gè)MOS采用NMOS傳輸管邏輯，只需8個(gè)MOS管即可

AABBAABBPF2

F用NMOS傳輸管實(shí)現(xiàn)的邏輯函

F 2用CMOS傳輸管實(shí)現(xiàn)的邏輯函所有的PMOS管放在一個(gè)N阱中，可節(jié) 面積

時(shí)序邏D鎖存 D鎖存 Q(a)電路原理 D鎖存器

采用了CMOS傳輸門，只需8個(gè)MOS管，結(jié)構(gòu)簡(jiǎn)單，版圖緊湊

用CMOS傳輸門實(shí)現(xiàn)的D-鎖存 Q Q Vi Vo Q

采用TSMC0.13mCMOS工藝實(shí) titotQtQt 10nsD觸發(fā)器用D-鎖存器構(gòu)成的下降沿觸發(fā)的D-觸發(fā)

觸發(fā)器用一個(gè)時(shí)間

0下降沿觸發(fā)的D-觸發(fā)器的仿

t動(dòng) 電靜態(tài)邏輯電路：晶體管數(shù)多，延遲動(dòng)態(tài)邏輯電路：延遲小，硅片面積小，晶體管 C

D

QC DC

[例4.1]在圖4.18(a)中，傳輸管源擴(kuò)散區(qū)面積為4m5m，反相器柵面積為9m2 。如果柵電容等于1fF/m2時(shí)，擴(kuò)散區(qū)面電容密度等于0.12fFm20.2fFm0.2fA/ ，問(wèn)經(jīng)過(guò)多長(zhǎng)時(shí) 節(jié)點(diǎn)電壓值將變化為2.5V?

NNNNNNC9m21fF/m220m20.1fF/m218m0.2fF/m152漏電流等于Ir 2

0.2fA/

4103 2.5 C

15TdtC du4103pA2.5V

用途

2、暫存3、可 相結(jié)合構(gòu)成狀態(tài)機(jī)4、高密度、有限存取時(shí) 器

ViV1V2V3V44級(jí)，可以移(4-1)個(gè)T/2時(shí)鐘周期

t

并行移位寄存器：用于CPU中，可實(shí)現(xiàn)8、16、32位等的并行移位

R

2 21 移位有兩類并行移D0→R0,D1→R1,D2→R2,D3→R3一位移D1→R0,D2→R1,D3→R2

預(yù)充電邏MMn

沒有直流功耗，功耗低管子數(shù)與NMOS邏輯相輸出電平與尺寸無(wú)關(guān)最小尺寸設(shè)計(jì)，版圖最小

M

1

M

Clk Mn Clk Mn MA

A

M ABCDE E F Mn Mn

VDDMA

BC

MnABC

電 效A

M xMn C)

Cx

相同時(shí)鐘信號(hào)的預(yù)充電邏輯不能直接相連

Mp1

Mp

VD

AVA M

Mn相同時(shí)鐘信號(hào)的預(yù)充電邏輯不能直接相連

Mp1VC

Mp2VDVCAVA M

Mn相同時(shí)鐘信號(hào)的預(yù)充電邏輯不能直接相連

VMVC

Mp2VDVCVAAVA M

Mn CMOS邏為了克服預(yù)充電的缺點(diǎn)→提

MVXVMn

M ACB

M

VOUTAB CVMVX

MVMnV2

VMVX

MMn

Mn Mn

VXVY

VZVYVOUTVZ

VMVX

M

M

VOUT_

Mn

Mn Mn

VVVCV 電

vp

A

B

雙端口寄存

A總 B

A總(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓

—2.1某IC mm， 解一個(gè)硅片的總面SR23.14159(62.54/2)2 一個(gè)硅片可以生產(chǎn) 數(shù)c(18240mm225mm2)25%每 的生產(chǎn)成本(200182)0.75出的設(shè)計(jì)規(guī)則，求P阱左邊緣與P+區(qū)右邊緣的最小距離d。d

d9d NMOS

圖2.10版圖設(shè)計(jì)示

PMOS

解：d1由設(shè)計(jì)規(guī)則2.5確定d1d2是左邊NMOS管的柵寬，柵長(zhǎng)受多晶硅寬度限制，3.l由設(shè)計(jì)要求N管L/W=1/3,對(duì)應(yīng)N管寬度d23L 6d3由設(shè)計(jì)規(guī)則2.5確定d3d4由設(shè)計(jì)規(guī)則2.3確定2.3N型襯底內(nèi)P+區(qū)與2.3N型襯底內(nèi)P+區(qū)與Pλ6.6有源區(qū)對(duì)接觸孔的最小λ6.6有源區(qū)對(duì)接觸孔的最小覆d56.1接觸孔最小面6.1接觸孔最小面積(方形d66.4接觸孔與多晶硅柵最6.4接觸孔與多晶硅柵最小距d7d8對(duì)應(yīng)PMOS管的柵長(zhǎng)PMOS管L/W=8，由設(shè)計(jì)2.1d88W 166.4d9由設(shè)計(jì)規(guī)則6.4d9d10由設(shè)計(jì)規(guī)則6.1確定6.1接觸孔最小面積(方形6.1接觸孔最小面積(方形d10λ6.6d11由求和確定d di26262216222.3假設(shè)MOS電路中某層的電阻率1cm1m，試計(jì)算 解

RL

L1cm55m110 L 5 L

RRs

Rs是方塊電 1cm10 利用2m×6m的多晶硅柵極覆蓋在4m×14m 構(gòu)成一個(gè)MOS晶體管，已知柵電容 103pF/m2，擴(kuò)散電容

pF/

擴(kuò)散區(qū)周邊電容為

，場(chǎng)區(qū) jb pF p晶硅與襯底之間的電容 p區(qū)的電

解多晶硅區(qū)

C1(103pF/m2)8m2(5105pF/m2)(1212)8.2103擴(kuò)散區(qū)C2(104pF/m2)24m2(103pF/m)(4262)22.4103閾值電壓VtnVtp柵氧化層介電常數(shù)

500cm2/Vs200cm2/Vs3.45×10-13試求最小尺寸NMOS管的柵電容和增益因子nP管幾何尺寸為多少才能獲得與N 解(1)多晶硅最小寬度為1m，所以最小尺寸NMOS管的柵S1m3m

3.451013F/cm

9.85104

pF/ CgCoxS3

pF n

9.85104(

)

8

1.47108pF/V

V

Wp Ln Ln Lp1m

2.5W

3.451013F/

9.85

pF/ CLCox(LpWpLnWn9.85104(1317.5)1.03102Rn

n(VDDVtn

8.43103t CR1.038.381011s86.83 trt 43.42

PCV2 6010153220 1.08103W23.3 對(duì)于n40A Wn2

Ln

20A/V2 p和Ln p的三輸入CMOS與非門，試計(jì)算情況下的上升時(shí)間A解AABABC00013個(gè)P管導(dǎo)上拉電阻00112個(gè)P管導(dǎo)上拉電阻01012個(gè)P管導(dǎo)上拉電阻01111個(gè)P管導(dǎo)上拉電阻10012個(gè)P管導(dǎo)上拉電阻10111個(gè)P管導(dǎo)上拉電阻110111103個(gè)N管導(dǎo)下拉電阻NMOS管和PMOS管的電阻為：R1, 3個(gè)NMOS管導(dǎo)通的時(shí)候，這時(shí)它的下拉電阻為：Rdown3Rnt

CL

是一個(gè)PMOS管導(dǎo)通和3個(gè)PMOS管導(dǎo)通，這時(shí)它的下拉電阻分別為：RupRp和RupRp/3情況的上升時(shí)延為：trCLRupRpCL上升時(shí)延和下降時(shí)延之比為 CL

Rp/31Rp1 t CL

9 9 情況下上升時(shí)沿和下降時(shí)沿之比為

3.4假設(shè)K2KP，試比較 KCoxn,n2 上拉電阻為：RupRp/ R/2，R4R

,R

取LpLnLWn

Snand

2Sp2WnLn2WpLp2L(WnWp)2L(2WpWp)令WpWmin,則Snand或非門情況下下拉電阻為：RdownRn2,上拉電阻為：要求具有對(duì)稱的驅(qū)動(dòng) 力，

2Rp

Rup，Rn/22Rp，RpRn/

，取

L則

4

2Sn2Sp2L(WnWp)2L(Wn8Wn)18令WnWmin則Snor18

18LWmin3nn3.5已知 25A/V V，V nn

m

A/V

0.5fF

CMOS相同尺寸CMOS反相器。

,取 3m,得

Wp

反相器作為負(fù)載時(shí)的負(fù)載電容：CLCoxWnLnCoxWpLp0.5(3336)13.5NMOS管和PMOSRn

V

25K,Rp

Rdown2Rn50K，RupRp/2tfRdownCL50K13.5fF0.675nstrRupCL25K13.5fF0.3375ns

trt4

RdownRn/212.5K,Rup2RptfRdownCL12.5K13.5fF R

100K13.5fF

trt

RdownRn25K,RupRptfRdownCL25K13.5fF R

50K13.5fF

trt

3.3四級(jí)反相器逐級(jí)相聯(lián)，第一級(jí)為標(biāo)準(zhǔn)尺寸CMOS反相器，若后一 假設(shè)標(biāo)準(zhǔn)尺寸反相器的尺寸Ln,Wn,Lp,Wp產(chǎn)生的上拉電阻和下拉電阻均為RRcgRCox

LpWp),

Cox(LnWnLpWp L,2W,L,2W

R

2產(chǎn)生的柵電容為Cox(Ln2WnLp2Wp2cgt1R2cg2RcgL,4W,L,4W R

4產(chǎn)生的柵電容為Cox(Ln4WnLp4Wp4cgt2

4cg2Rcg

L,8WL,8WR 產(chǎn)生的柵電容為Cox(Ln8WnLp8Wp)8cgtR 2Rc 第4級(jí)反相器所帶負(fù)載的等效電容為：Cox(Ln R Rc

Lp8Wp) t1

t3t42Rcg2Rcg2RcgRcg7Rcg

的本征門延遲時(shí)間為tpd 用標(biāo)準(zhǔn)反相器直接驅(qū)動(dòng)負(fù)載的延遲時(shí)間 用優(yōu)化設(shè)計(jì)的逐級(jí)放大反相器鏈驅(qū)動(dòng)負(fù)載的延時(shí)間

，并給出放大器的級(jí)數(shù)N用兩級(jí)放大反相器驅(qū)動(dòng)負(fù)載的延遲時(shí)解tdirRinv500Cg500RinvCgNln(CLln(500Cgln(5006.2，N取整數(shù)為 所以tcasNftpd6etpd16.31t500Cgf2Cg,ftcas222.36tpd

某CMOS微處理器有40萬(wàn)支晶體管，工作在20MHz頻率下，工作電壓為5V。假設(shè)該微處理器是由五個(gè)晶體管組成的基本門實(shí)現(xiàn)的，每個(gè)基本門的負(fù)載為0.1pF，試計(jì)算該的動(dòng)態(tài)功耗。這種N405

810 P V f81040.110125220106 ，它取決于實(shí)際電路

動(dòng)態(tài)功耗與電平翻轉(zhuǎn)有關(guān)輯規(guī)律，具體電路具體分析PCLV f其中，表示電平翻轉(zhuǎn)概

具體電路有3.補(bǔ)充題畫出圖中版圖的電路原理圖3.補(bǔ)充題畫出圖中版圖的電路原理圖

D CB AB 解AABCCDD 解 C補(bǔ)充題：用預(yù)充電邏 設(shè)計(jì)ZABCA畫出電路圖。若電路 部結(jié)點(diǎn)電容C5 C負(fù)載電容CL10fF，VDD1V，試由下圖輸 E信號(hào)畫出Z的波形，并標(biāo)出相應(yīng) 電壓值

DE 第五章5.1.可編程邏輯(PLD, 等 門陣列(GataArray)定標(biāo)準(zhǔn)單元(StandardCell) FPGA電 連接問(wèn)題、布局與布線、CAD工具與其他客 集成在同一光刻版

門陣列設(shè)邏輯圖軟件、HDL語(yǔ)言輸入 生成ASIC驗(yàn)證圖形、掩模版標(biāo)準(zhǔn)數(shù)據(jù)文件→IC廠生產(chǎn)各個(gè)廠家的工藝不同決定門陣列互連層數(shù)的5.2.1門陣列母片結(jié)I/O焊 有源器塊單塊單元結(jié)構(gòu)門陣I/O焊 行單元結(jié)構(gòu)門陣連線：?jiǎn)螌雍碗p層，多晶硅作布線通I/O焊 門海結(jié)構(gòu)陣 p(a)電路 (b)版四管基本單元。共柵結(jié)構(gòu)，雙層金屬，CMOS工藝

門陣列的基本單 金屬

金屬

CBCBA金屬 門陣列的基本單

n(a)電路圖

(b)版圖可構(gòu)成CMOS傳輸門的四管基本結(jié)構(gòu)單

門陣列的基本單

QDQ

多晶

D鎖存器電路

D鎖存器版適合 單元構(gòu)成的基本結(jié)構(gòu)單

單元對(duì)于EDA軟件，提供圖形符號(hào)庫(kù)、電路單元電路內(nèi)部版圖庫(kù)對(duì)于設(shè)計(jì)者來(lái)5.2.2.門陣列設(shè)計(jì)流邏輯規(guī)格化100％布線邏輯描述語(yǔ)言標(biāo)準(zhǔn)單元設(shè) 標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元描電路結(jié)構(gòu)與電學(xué)參版圖與對(duì)外連接端口的位小規(guī)模邏輯電路(SSI)，如buffer，register中規(guī)模邏輯電路(MSI)，如 ，加法器，比較器等系統(tǒng)級(jí)模塊，如多路器，微控制器，RISC內(nèi)核等ADDFHX1ADDFHX2ADDFXLADDHX1ADDHX2ADDHX4ADDHXLAFCSHCINX2AFCSHCINX4AFCSHCONX2AFCSHCONX4AFHCINX2AOI21X1AOI21X2AOI21X4AOI21XLAOI221X1AOI221X2AOI221X4AOI221XLAOI222X1AOI222X2AOI222X4AOI222XLAOI22X1AOI22X2AOI22X4AOI22XLAOI2BB1X1AOI31X1AOI31X2AOI31X4AOI31XLAOI32X1AOI32X2AOI32X4AOI32XLAOI33X1AOI33X2AOI33X4AOI33XLBENCX1BUFX12BUFX16BUFX2BUFX20BUFX3BUFX4BUFX8BUFXLCLKBUFX1CLKBUFX3CLKBUFX4CLKBUFX8CLKBUFXLCLKINVX1CLKINVX12CLKINVX16CLKINVX2CLKINVX20CLKINVX3CLKINVX4CLKINVX8CLKINVXLCMPR22X1CMPR32X1CMPR42X1CMPR42X2DFFHQX1DFFNSRX1DFFNSRX2DFFNSRX4DFFNSRXLDFFNSX1DFFNSX2DFFNSX4DFFNSXLDFFNX1DFFNX2DFFNX4DFFNXLDFFRHQX1DFFRHQX2DFFSRHQX1DFFSRHQX2DFFSRHQX4DFFSRHQXLDFFSRX1DFFSRX2DFFSRX4DFFSRXLDFFSX1DFFSX2DFFSX4DFFSXLDFFTRX1DFFTRX2DFFTRX4DFFTRXLDFFX1DFFX2DFFX4DFFXLDLY1X1DLY2X1EDFFTRX2EDFFTRX4EDFFTRXLINVX12INVX4INVX8INVXLJKFFRX1JKFFRX2JKFFRX40.18mCMOS標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)流版圖參數(shù)提取版圖驗(yàn)證版圖參數(shù)提取版圖驗(yàn)證布局/布線邏輯和時(shí)序模擬原理圖編輯器網(wǎng)表生成與轉(zhuǎn)換掩膜格式測(cè)試向量生成標(biāo)準(zhǔn)單元設(shè)計(jì)中的EDA工

可編程邏輯PROM可編程只讀 GAL通用陣列邏輯、 DSNN浮柵MOS管截面5.4.2可編PLD的表示方連接方式：可編程連接、硬連接、無(wú)連互補(bǔ)輸出結(jié)構(gòu) 與門表示DABD輸入乘積項(xiàng)

固定連接編程連接斷開單元 F1ABF1AB

熔絲

C實(shí)際電路

等效電路

或陣與陣乘或陣與陣N個(gè)輸

M個(gè)輸PLD器件的”與”陣列和”或”陣

GAL16V8使用CMOS代替TTL工藝使用浮柵MOS管技術(shù)，提高性CLK

OLMC(n) OE

NCNCNCNCI/O(n)NCNCNCCLK OE OLMC的5種構(gòu)成形式CLKOLMCn)

OLMC的5種構(gòu)成形式CLKOLMC(n)

OLMC的5種構(gòu)成形式(至寄存器輸出單元

(至寄存器輸出單元

來(lái)自鄰級(jí)輸出 OLMC的5種構(gòu)成形式

D

來(lái)自鄰級(jí)輸出 OLMC的5種構(gòu)成形式OLMC(OutputLogicmacrocell)的部分結(jié)構(gòu)，OLMC的配置由FPGA設(shè)現(xiàn)場(chǎng)可編程門陣列(FPGA)有兩PAL的結(jié)構(gòu)擴(kuò)展型FPGA是門陣列的高級(jí)或擴(kuò)展形式Xilinx,Al XilinxFPGA特點(diǎn)邏輯陣列單元可編程,結(jié)構(gòu)靈設(shè)計(jì)工具集成度和自動(dòng)化XilinxFPGA的分類和特

XilinxFPGA的基本結(jié)高 中組成：組合邏輯、觸發(fā)

高端器件、CLB內(nèi)部結(jié)構(gòu)更復(fù)QQQQ數(shù)1:輸出接上拉電1:直接輸1:反1：輸0：輸可通輸出緩沖電平轉(zhuǎn)時(shí)鐘可在CK1、2中挑選，極性可選CK1、2 某一條邊上的IOB共用的

設(shè)計(jì)輸入

PLDPLDPCB

XNF文件LCA設(shè)計(jì)文件LCA邏輯單元

設(shè)計(jì)驗(yàn)證

EPROM

FPGA系統(tǒng)規(guī)模塊設(shè)

設(shè)計(jì)輸 功能仿 綜

布局布

反標(biāo)注文件

時(shí)序驗(yàn)

第六章全定制設(shè)計(jì)與半定制的主要區(qū)寄存器級(jí)設(shè)計(jì)VLSI設(shè)計(jì)的Top-Down方法寄存器級(jí)設(shè)計(jì)功能級(jí)設(shè)計(jì)功能級(jí)設(shè)計(jì)EDA軟件+特定工藝的數(shù)字單元庫(kù)門級(jí)設(shè)計(jì)版圖級(jí)設(shè)計(jì)圖6.1全定制設(shè)計(jì)主要步門級(jí)設(shè)計(jì)版圖級(jí)設(shè)計(jì)門級(jí)設(shè)計(jì)寄存器級(jí)設(shè)計(jì)全定制設(shè)計(jì)的結(jié)構(gòu)化設(shè)計(jì)特門級(jí)設(shè)計(jì)寄存器級(jí)設(shè)計(jì)模塊化功能級(jí)設(shè)計(jì)EDA功能級(jí)設(shè)計(jì)EDA軟件+特定工藝的數(shù)字單元庫(kù)版圖級(jí)設(shè)計(jì)版圖級(jí)設(shè)計(jì)全定制電路的陣列邏輯設(shè)計(jì)形隨機(jī)邏輯與陣列邏尋找規(guī)則的陣列電路結(jié)構(gòu)，使版圖設(shè)計(jì)最Weinberger陣列結(jié)構(gòu)與柵列陣版用一個(gè)基本結(jié)構(gòu)實(shí)現(xiàn)組合邏輯，改 部結(jié)構(gòu)來(lái)實(shí)現(xiàn)整體邏輯功a

輸入c

zWeinberger結(jié)構(gòu)非常簡(jiǎn)單，軟件自動(dòng)將邏輯方程轉(zhuǎn)換為版VDD

Weinberger陣列實(shí)現(xiàn)異或門

XNMOSWeinberger陣列實(shí)現(xiàn) BCBCACAn址 n~2址

單元2n陣列AnDOR/CS

數(shù)據(jù)輸入數(shù)據(jù)輸出控制邏輯片選

m~2m列選擇電路mm地址緩沖器An Anm1器結(jié)

ROM結(jié)10001010010010010010010100011011 幾種類型的ROM電SRAM結(jié)QQQ

單元陣

1 3列5 0

單元在全定制設(shè)計(jì)中的作用與單元設(shè)第七成電路的測(cè)試測(cè)試的

響 結(jié)

比 通過(guò)/失器

器激內(nèi)置的自測(cè)

比較通過(guò)/失敗 故障模間歇故障：偶然性和隨機(jī)性強(qiáng)，測(cè)試更 測(cè)試中常見的故障模固定故短路或開路故器故一、固定故邏輯電路中某一信號(hào)連線的邏輯值固定不stuck-at-1故障：s-a- stuck-at-0故障：s-a-

s-a-

有故二、短路或開路故ZAZACBDs2故障改變了門的功為了得到好的故障模型，應(yīng)該在晶體管級(jí)進(jìn)行模擬。三、交叉點(diǎn)故 ABA AB四 器故故障檢測(cè)和定位窮舉測(cè)試可控性：對(duì)電路每個(gè)節(jié)點(diǎn)置位和復(fù)位的能容易產(chǎn)生測(cè)試附加電路少，附加引線少，對(duì)原電路性能測(cè)試向量測(cè)試向量數(shù)是衡量 測(cè)試時(shí)間的參考值，測(cè)試向組合邏輯測(cè)試向量生成有 方法時(shí)序邏輯測(cè)試向量生成方法發(fā)展相對(duì)緩慢對(duì)于組合邏輯電路，有兩種測(cè)試向量生成方一個(gè)有n條線 ，有2n種單點(diǎn)錯(cuò)誤有

fXjfpdXj 242451錯(cuò)誤函數(shù)Fp/dffp/ 33f(X3)f(x1,x2,x3)x1x2fp/dX)，f30Xxx 245124513Fp/dffp/ 3TestFj00001111001112010111111111171111

1/0x1 2 3 31/121/01/121/0233 33 1/121/01/121/0233 有扇出網(wǎng)絡(luò)不具備這個(gè)124681246835712468357

1 8 8 141425698733

f8/1

F8/1i通過(guò)設(shè)置邏輯值v(v=0/1)而被切掉i/v就是不可測(cè)試的。但i/v是可測(cè)試的。組合邏輯多輸出情 Fp/ Fp/ Fp/ Fidijd

Fi/d

Fj/d1243512435F1/12/1F1/1F2/2xxxxxxxxxxxx1 可測(cè)性設(shè)掃描鏈?zhǔn)窃陔娐氛９δ苌项~外增加的擴(kuò)展 以移位方式將信號(hào)輸入到內(nèi) 元件中，實(shí)現(xiàn)可控性要求以移位方式將內(nèi)部狀態(tài)輸出，實(shí)現(xiàn)可測(cè)性要 在測(cè)試方式工作時(shí)，構(gòu)成一個(gè)長(zhǎng)的移位寄存1

QDD掃描單元邏輯掃描單元中的多路選擇

內(nèi)建自測(cè)試待測(cè)電測(cè)試待測(cè)電測(cè)試控制內(nèi)建自測(cè)試原理BIST方法經(jīng)常用 器的測(cè)試Data-

邊界掃描測(cè)傳統(tǒng)的探針臺(tái)測(cè)試TestActionGroup)，并于1986年提出了標(biāo)準(zhǔn)的邊界掃描體系結(jié)IEEE1149.1的基本實(shí)

二題1：試用兩輸入LUT單元實(shí)現(xiàn)邏輯式01A010101A01010AB10Z01C0101CA01100010000010111DD6.4試用Weinberger陣列結(jié)構(gòu)實(shí)現(xiàn)下列邏輯表達(dá)XPBDBPDA,YPADAPDA,ZPBAABDPY=PA+PA+AD+

+

題2，在下圖中，利用NMOS管實(shí)現(xiàn)A與B的同或

BA AA

1212345解測(cè)試1/1錯(cuò)誤的測(cè)試向量測(cè)試3/1錯(cuò)誤的測(cè)試向量 /0,1,0測(cè)試4/0錯(cuò)誤的測(cè)試向量:第八集成電路的仿真與驗(yàn)證技 電路級(jí)仿開關(guān)級(jí)仿門級(jí)仿RTL級(jí)仿真系統(tǒng)級(jí)仿慢快對(duì)反相器進(jìn)行不同層次的模電路仿 電路級(jí)仿要對(duì)晶體管組成的電路進(jìn)行仿真，可進(jìn)行直流電路仿真的經(jīng)典軟件是SPICE，由加州大學(xué)伯克利分校激勵(lì)信號(hào)輸入電路模擬和評(píng)不同類型晶體管數(shù)學(xué)模型各節(jié)點(diǎn)電流電壓方其 功能(由具體SPICE軟件供應(yīng)商提供)3M M

實(shí)例：2輸入與非門的仿真實(shí)M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD3041 M

+

VA10PULSE(05VB20.TRANS0.05N

1N1N5N

+ M +

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-+KP=15.2E-6 =0.344CMOS兩輸入

CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-+KP=44.2E-6 =0.951+PB=0.67CJSW=5.2E- MOS管連3

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD30M M+4+

VA10PULSE(05VB20.TRANS0.05N

1N1N5N1V M V + M +

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-+KP=15.2E-6 =0.344 CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-CMOS兩輸入MnameD(漏 G(柵

+KP=44.2E-6 =0.951+PB=0.67CJSW=5.2E- 模型+PB=0.67CJSW=5.2E- <PD=val><PS=val><NRD=val>+<NRS=val><OFF>3

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD30M M4

VA10PULSE(05VB20+.TRANS0.05N+

1N1N5N1V M V + M +CMOS兩輸入

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-+KP=15.2E-6 =0.344 CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-+KP=44.2E-6 =0.951+PB=0.67CJSW=5.2E-

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD303M M

VA10PULSE(05VB20.TRANS0.05N

1N1N5NV+V + +

1M M0

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-++KP=15.2E-6 =0.344+ CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-+KP=44.2E-6 =0.951CMOS兩輸入

+PB=0.67CJSW=5.2E- 3M M41 M

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD30VA10PULSE(05 1N1N5N+

+ M +

DDVB20.TRANS0.05N.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-CMOS兩輸入

+KP=15.2E-6 =0.