中規(guī)模通用集成電路及其應(yīng)用

中規(guī)模通用集成電路及其應(yīng)用1第1頁，共117頁，2023年，2月20日，星期三

集成電路由SSI發(fā)展到MSI、LSI和VLSI，使單個(gè)芯片容納的邏輯功能越來越強(qiáng)。在SSI中僅是基本器件(如邏輯門或觸發(fā)器)的集成在MSI中是邏輯部件(如譯碼器、寄存器等)的集成在LSI和VLSI中則是一個(gè)數(shù)字子系統(tǒng)或整個(gè)數(shù)字系統(tǒng)(如微處理器)的集成

采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、功耗低、可靠性高等優(yōu)點(diǎn)，且易于設(shè)計(jì)、調(diào)試和維護(hù)。2第2頁，共117頁，2023年，2月20日，星期三本章知識(shí)要點(diǎn)：

●熟悉常用中規(guī)模通用集成電路的邏輯符號(hào)、基本

邏輯功能、外部特性和使用方法；●用常用中規(guī)模通用集成電路作為基本部件，恰當(dāng)

地、靈活地、充分地利用它們完成各種邏輯電路

的設(shè)計(jì)，有效地實(shí)現(xiàn)各種邏輯功能。3第3頁，共117頁，2023年，2月20日，星期三7.1常用中規(guī)模組合邏輯電路

使用最廣泛的中規(guī)模組合邏輯集成電路有二進(jìn)制并行加法器、譯碼器、編碼器、多路選擇器和多路分配器等。一、定義

二進(jìn)制并行加法器：是一種能并行產(chǎn)生兩個(gè)二進(jìn)制數(shù)算術(shù)和的組合邏輯部件。

7.1.1二進(jìn)制并行加法器

按其進(jìn)位方式的不同，可分為串行進(jìn)位二進(jìn)制并行加法器和超前進(jìn)位二進(jìn)制并行加法器兩種類型。

二、類型及典型產(chǎn)品

4第4頁，共117頁，2023年，2月20日，星期三1．串行進(jìn)位二進(jìn)制并行加法器：

由全加器級(jí)聯(lián)構(gòu)成，高位的進(jìn)位輸出依賴于低位的進(jìn)位輸入。典型芯片有四位二進(jìn)制并行加法器T692。FA3

FA2

FA1

F4

F3

F2

F1

C1

C2

C3

FC4

FA4

C0

B1

A1

B2

A2

B3

A3

B4

A4

T692的結(jié)構(gòu)框圖5第5頁，共117頁，2023年，2月20日，星期三

串行進(jìn)位二進(jìn)制并行加法器的特點(diǎn)：

被加數(shù)和加數(shù)的各位能同時(shí)并行到達(dá)各位的輸入端，各位全加器的進(jìn)位輸入按照由低位向高位逐級(jí)串行傳遞，各進(jìn)位形成一個(gè)進(jìn)位鏈。最高位必須等到各低位全部相加完成，并送來進(jìn)位信號(hào)之后才能產(chǎn)生運(yùn)算結(jié)果。

串行進(jìn)位二進(jìn)制并行加法器的缺點(diǎn)：運(yùn)算速度較慢，而且位數(shù)越多，速度就越低。6第6頁，共117頁，2023年，2月20日，星期三

如何提高加法器的運(yùn)算速度?

必須設(shè)法減小或去除由于進(jìn)位信號(hào)逐級(jí)傳送所花費(fèi)的時(shí)間，使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需依賴低位進(jìn)位。根據(jù)這一思想設(shè)計(jì)的加法器稱為超前進(jìn)位(又稱先行進(jìn)位)二進(jìn)制并行加法器。

7第7頁，共117頁，2023年，2月20日，星期三四位二進(jìn)制并行加法器的構(gòu)成思想如下：

2．超前進(jìn)位二進(jìn)制并行加法器：

根據(jù)輸入信號(hào)同時(shí)形成各位向高位的進(jìn)位，然后同時(shí)產(chǎn)生各位的和。通常又稱為先行進(jìn)位二進(jìn)制并行加法器或者并行進(jìn)位二進(jìn)制并行加法器。典型芯片有四位二進(jìn)制并行加法器74283。

由全加器的結(jié)構(gòu)可知，第i位全加器的進(jìn)位輸出函數(shù)表達(dá)式為

8第8頁，共117頁，2023年，2月20日，星期三當(dāng)i=1、2、3、4時(shí)，可得到4位并行加法器各位的進(jìn)位輸出函數(shù)表達(dá)式為：令（進(jìn)位傳遞函數(shù)）（進(jìn)位產(chǎn)生函數(shù)）則有

由于C1～C4是Pi、Gi和C0的函數(shù)，即Ci=f(Pi,Gi,C0),而Pi、Gi又是

Ai、Bi的函數(shù)，所以，在提供輸入Ai、Bi和C0之后，可以同時(shí)產(chǎn)生C1～C4。通常將根據(jù)Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進(jìn)位發(fā)生器。9第9頁，共117頁，2023年，2月20日，星期三三、四位二進(jìn)制并行加法器的外部特性和邏輯符號(hào)

圖中，A4、A3、A2、A1

-------二進(jìn)制被加數(shù)；

B4、B3、B2、B1

-------二進(jìn)制加數(shù)；

F4、F3、F2、F1

------相加產(chǎn)生的和數(shù)；

C0

--------------------來自低位的進(jìn)位輸入；

FC4

-------------------向高位的進(jìn)位輸出。

10第10頁，共117頁，2023年，2月20日，星期三

二進(jìn)制并行加法器除實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外，還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算、二進(jìn)制乘法運(yùn)算、十進(jìn)制加法運(yùn)算等功能。四、應(yīng)用舉例

11第11頁，共117頁，2023年，2月20日，星期三

例1

用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將8421碼轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)換電路。

解根據(jù)余3碼的定義可知，余3碼是由8421碼加3后形成的代碼。所以，用4位二進(jìn)制并行加法器實(shí)現(xiàn)8421碼到余3碼的轉(zhuǎn)換，只需從4位二進(jìn)制并行加法器的輸入端A4、A3、A2和A1輸入8421碼，而從輸入端B4、B3、B2和B1輸入二進(jìn)制數(shù)0011，進(jìn)位輸入端C0接上“0”，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對(duì)應(yīng)的余3碼。12第12頁，共117頁，2023年，2月20日，星期三

實(shí)現(xiàn)給定功能的邏輯電路圖如下圖所示。13第13頁，共117頁，2023年，2月20日，星期三例2

用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)4位二進(jìn)制并行加法/減法器。

解分析：根據(jù)問題要求，設(shè)減法采用補(bǔ)碼運(yùn)算，并令

A=a4a3a2a1-----為被加數(shù)(或被減數(shù))；

B=b4b3b2b1-----為加數(shù)(或減數(shù))；

S=s4s3s2s1-----為和數(shù)(或差數(shù))；

M----------為功能選擇變量.當(dāng)M=0時(shí)，執(zhí)行A+B；

當(dāng)M=1時(shí)，執(zhí)行A-B。

由運(yùn)算法則可歸納出電路功能為：當(dāng)M=0時(shí)，執(zhí)行a4a3a2a1+b4b3b2b1+0

(A+B)當(dāng)M=1時(shí)，執(zhí)行a4a3a2a1+

+1

(A-B)14第14頁，共117頁，2023年，2月20日，星期三

可用一片4位二進(jìn)制并行加法器和4個(gè)異或門實(shí)現(xiàn)上述邏輯功能。

具體實(shí)現(xiàn)：將4位二進(jìn)制數(shù)a4a3a2a1直接加到并行加法器的A4A3A2A1輸入端，4位二進(jìn)制數(shù)b4b3b2b1分別和M異或后加到并行加法器的B4B3B2B1輸入端。并將M同時(shí)加到并行加法器的C0

端。

M=0:Ai=ai,Bi=bi,C0=0實(shí)現(xiàn)a4a3a2a1+b4b3b2b1+0(即A+B)；

M=1:Ai=ai,Bi=,C0=1，實(shí)現(xiàn)a4a3a2a1+

+1（即A-B）。15第15頁，共117頁，2023年，2月20日，星期三實(shí)現(xiàn)給定功能的邏輯電路圖如下：

16第16頁，共117頁，2023年，2月20日，星期三

例3

用一個(gè)4位二進(jìn)制并行加法器和六個(gè)與門設(shè)計(jì)一個(gè)乘法器，實(shí)現(xiàn)A×B,其中

A=a3a2a1,B=b2b1

。

解根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在0～21之間。故該電路應(yīng)有5個(gè)輸出，設(shè)輸出用Z5Z4Z3Z2Z1表示，兩數(shù)相乘求積的過程如下：

被乘數(shù)a3a2a1

×)乘數(shù)b2b1

a3b1a2b1a1b1

+)a3b2a2b2a1b2

乘積Z5Z4Z3Z2Z117第17頁，共117頁，2023年，2月20日，星期三

因?yàn)椋?/p>

“積”項(xiàng)aibj可用兩輸入與門實(shí)現(xiàn)。對(duì)部分積求和可用并行加法器實(shí)現(xiàn)。所以：該乘法運(yùn)算電路可由6個(gè)兩輸入與門和1個(gè)4位二進(jìn)制并行加法器構(gòu)成。邏輯電路圖如右圖所示。

b1b2F4F3F2F1FC4T693C0

A4A3A2A1B4B3B2B1＆＆＆＆＆＆a3a2a1a3a2a100Z5Z4Z3Z2Z118第18頁，共117頁，2023年，2月20日，星期三

例4

用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余3碼表示的1位十進(jìn)制數(shù)加法器。

解根據(jù)余3碼的特點(diǎn)，兩個(gè)余3碼表示的十進(jìn)制數(shù)相加時(shí)，需要對(duì)相加結(jié)果進(jìn)行修正：若相加結(jié)果無進(jìn)位產(chǎn)生，則“和”需要減3；若相加結(jié)果有進(jìn)位產(chǎn)生，則“和”需要加3。

據(jù)此，可用兩片4位二進(jìn)制并行加法器和一個(gè)反相器實(shí)現(xiàn)給定功能，邏輯電路如右圖所示。

圖中，片Ⅰ用來對(duì)兩個(gè)1位十進(jìn)制數(shù)的余3碼進(jìn)行相加，片Ⅱ用來對(duì)相加結(jié)果進(jìn)行修正。19第19頁，共117頁，2023年，2月20日，星期三思考題若用用4位二進(jìn)制并行加法器74283設(shè)計(jì)一個(gè)用8421碼表示的1位十進(jìn)制數(shù)加法器，應(yīng)如何設(shè)計(jì)？若用74283實(shí)現(xiàn)二進(jìn)制數(shù)加法/減法器，即被加數(shù)和加數(shù)均為二進(jìn)制數(shù)，和的范圍為0~30,結(jié)果用十進(jìn)制數(shù)顯示。如何實(shí)現(xiàn)？（此題可以作為課程設(shè)計(jì)）20第20頁，共117頁，2023年，2月20日，星期三解答：由于輸入是8421碼，表示十進(jìn)制數(shù)字0~9。兩個(gè)8421碼相加產(chǎn)生的和范圍：0~18。和為10~19時(shí)，需要使用第2片74283對(duì)結(jié)果修正。即：加上0110（減去10）。修正標(biāo)志Q1：

Q1=FC4+F4(F3+F2)=FC4+F4F3+F4F2

Q1=1,需要修正，+0110；

Q1=0，不需要修正，+0000.21第21頁，共117頁，2023年，2月20日，星期三運(yùn)算真值表22第22頁，共117頁，2023年，2月20日，星期三邏輯電路圖23第23頁，共117頁，2023年，2月20日，星期三仿真圖24第24頁，共117頁，2023年，2月20日，星期三7.1.2譯碼器和編碼器

譯碼器的功能是對(duì)具有特定含義的輸入代碼進(jìn)行“翻譯”，將其轉(zhuǎn)換成相應(yīng)的輸出信號(hào)。

譯碼器(Decoder)和編碼器(Encoder)是數(shù)字系統(tǒng)中廣泛使用的多輸入多輸出組合邏輯部件。

一、譯碼器

譯碼器的種類很多，常見的有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和數(shù)字顯示譯碼器。

25第25頁，共117頁，2023年，2月20日，星期三1．二進(jìn)制譯碼器

▲

二進(jìn)制譯碼器一般具有n個(gè)輸入端、2n個(gè)輸出端和一個(gè)

(或多個(gè))使能輸入端；

二進(jìn)制譯碼器：能將n個(gè)輸入變量變換成2n個(gè)輸出函數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項(xiàng)具有對(duì)應(yīng)關(guān)系的一種多輸出組合邏輯電路。

（1）特點(diǎn)：▲

使能輸入端為有效電平時(shí)，對(duì)應(yīng)每一組輸入代碼，僅一個(gè)輸出端為有效電平，其余輸出端為無效電平?！?/p>

有效電平可以是高電平(稱為高電平譯碼)，也可以是低電平(稱為低電平譯碼)。26第26頁，共117頁，2023年，2月20日，星期三

常見的MSI二進(jìn)制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸入16輸出)譯碼器等。圖(a)、(b)所示分別是74138型3-8線譯碼器的管腳排列圖和邏輯符號(hào)。

（2）典型芯片

圖中，A2、A1、A0---輸入端；---輸出端；

---使能端。27第27頁，共117頁，2023年，2月20日，星期三74138譯碼器真值表01111111

10111111

11011111

11101111

11110111

11111011

11111101

11111110

11111111

11111111

1000010001

10010

10011

10100

10101

10110

10111

0dddd

d1ddd輸出

輸入

S1A2A1A0

可見，當(dāng)時(shí)，無論A2、A1和A0取何值，輸出

┅中有且僅有一個(gè)為0(低電平有效)，其余都是1。28第28頁，共117頁，2023年，2月20日，星期三29第29頁，共117頁，2023年，2月20日，星期三2．二-十進(jìn)制譯碼器

功能：將4位BCD碼的10組代碼翻譯成10個(gè)十進(jìn)制數(shù)字符號(hào)對(duì)應(yīng)的輸出信號(hào)。

例如，常用芯片7442是一個(gè)將8421碼轉(zhuǎn)換成十進(jìn)制數(shù)字的譯碼器，芯片引腳圖和邏輯符號(hào)如下。

該譯碼器的輸出為低電平有效。其次，對(duì)于8421碼中不允許出現(xiàn)的6個(gè)非法碼(1010～1111)，譯碼器輸出端～均無低電平信號(hào)產(chǎn)生，即譯碼器對(duì)這6個(gè)非法碼拒絕翻譯。

30第30頁，共117頁，2023年，2月20日，星期三

功能:數(shù)字顯示譯碼器是驅(qū)動(dòng)顯示器件(如熒光數(shù)碼管、液晶數(shù)碼管等)的核心部件，它可以將輸入代碼轉(zhuǎn)換成相應(yīng)數(shù)字，并在數(shù)碼管上顯示出來。

3．?dāng)?shù)字顯示譯碼器

常用的數(shù)字顯示譯碼器：七段數(shù)字顯示譯碼器和八段數(shù)字顯示譯碼器。例如，中規(guī)模集成電路74LS48，是一種常用的七段顯示譯碼器，該電路的輸出為低電平有效，即輸出為0時(shí)，對(duì)應(yīng)字段點(diǎn)亮；輸出為1時(shí)對(duì)應(yīng)字段熄滅。該譯碼器能夠驅(qū)動(dòng)七段顯示器顯示0～15共16個(gè)數(shù)字的字形。輸入A3、A2、A1和A0接收4位二進(jìn)制碼，輸出Qa、Qb、Qc、Qd、Qe、Qf和Qg分別驅(qū)動(dòng)七段顯示器的a、b、c、d、e、f和g段。

(教材中給出的74LS48的輸出為高電平有效。)31第31頁，共117頁，2023年，2月20日，星期三

七段譯碼顯示原理圖如圖(a)所示，圖(b)給出了七段顯示筆畫與0～15共16個(gè)數(shù)字的對(duì)應(yīng)關(guān)系。

32第32頁，共117頁，2023年，2月20日，星期三4.譯碼器應(yīng)用舉例

譯碼器在數(shù)字系統(tǒng)中的典型用途：實(shí)現(xiàn)存儲(chǔ)器的地址譯碼、控制器中的指令譯碼、代碼翻譯、顯示譯碼等，還可實(shí)現(xiàn)各種組合邏輯功能。33第33頁，共117頁，2023年，2月20日，星期三例2

用譯碼器74138和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能。

全減器：能實(shí)現(xiàn)對(duì)被減數(shù)、減數(shù)及來自相鄰低位的借位進(jìn)行減法運(yùn)算，產(chǎn)生本位差及向高位借位的邏輯電路。

解令：被減數(shù)用Ai表示、減數(shù)用Bi表示、來自低位的借位用Gi-1表示、差用Di表示、向相鄰高位的借位用Gi表示。框圖：

差Di向高位借位Gi全減器被減數(shù)Ai減數(shù)Bi低位借位Gi-134第34頁，共117頁，2023年，2月20日，星期三全減器真值表10

00

00

11

100

101

110

111

00

11

11

01

000

001

010

011

輸出

DiGi

輸入

AiBiGi-1

輸出

DiGi

輸入

AiBiGi-1

由真值表可寫出差數(shù)Di和借位Gi的邏輯表達(dá)式為：根據(jù)全減器的功能，可得到全減器的真值表如下表所示。

35第35頁，共117頁，2023年，2月20日，星期三

全減器的輸入變量AiBiGi-1依次與譯碼器的輸入A2、A1、A0相連接，譯碼器使能輸入端接固定工作電平，可在譯碼器輸出端得到輸入變量的最小項(xiàng)之“非”。根據(jù)全減器的輸出函數(shù)表達(dá)式，將相應(yīng)最小項(xiàng)的“非”送至與非門輸入端，便可實(shí)現(xiàn)全減器的功能。36第36頁，共117頁，2023年，2月20日，星期三

例3

用譯碼器和與非門實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C,D)=∑m(2,4,6,8,10,12,14)

解給定的邏輯函數(shù)有4個(gè)邏輯變量，顯然可采用上例類似的方法用一個(gè)4-16線的譯碼器和與非門實(shí)現(xiàn)。

能否用3-8譯碼器實(shí)現(xiàn)呢？

能！只要充分利用譯碼器的使能輸入端，便可用3-8線譯碼器實(shí)現(xiàn)4變量邏輯函數(shù)。

方法：用譯碼器的一個(gè)使能端作為變量輸入端，將兩個(gè)3-8線譯碼器擴(kuò)展成4-16線譯碼器。具體如下：

（1）將給定函數(shù)變換為：37第37頁，共117頁，2023年，2月20日，星期三

（2）將邏輯變量B、C、D分別接至片Ⅰ和片Ⅱ的輸入端A2、A1、A0，邏輯變量A接至片Ⅰ的使能端和片Ⅱ的使能端S1。邏輯電路圖如下圖所示。38第38頁，共117頁，2023年，2月20日，星期三

類型：編碼器按照被編信號(hào)的不同特點(diǎn)和要求，有各種不同的類型，最常見的有二-十進(jìn)制編碼器(又稱十進(jìn)制-BCD碼編碼器)和優(yōu)先編碼器。功能：編碼器的功能恰好與譯碼器相反，是對(duì)輸入信號(hào)按一定規(guī)律進(jìn)行編排，使每組輸出代碼具有其特定的含義。二、編碼器

1．二-十進(jìn)制編碼器

(1)功能：將十進(jìn)制數(shù)字0～9分別編碼成4位BCD碼。39第39頁，共117頁，2023年，2月20日，星期三這種編碼器由10個(gè)輸入端代表10個(gè)不同數(shù)字，4個(gè)輸出端代表相應(yīng)BCD代碼。結(jié)構(gòu)框圖如下：

(2)結(jié)構(gòu)框圖二十進(jìn)制編碼器09BCD碼

……

注意：二-十進(jìn)制編碼器的輸入信號(hào)是互斥的，即任何時(shí)候只允許一個(gè)輸入端為有效信號(hào)。最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器（詳見教材中有關(guān)內(nèi)容）。40第40頁，共117頁，2023年，2月20日，星期三2．優(yōu)先編碼器

(1)功能：識(shí)別輸入信號(hào)的優(yōu)先級(jí)別，選中優(yōu)先級(jí)別最高的一個(gè)進(jìn)行編碼，實(shí)現(xiàn)優(yōu)先權(quán)管理。優(yōu)先編碼器是數(shù)字系統(tǒng)中實(shí)現(xiàn)優(yōu)先權(quán)管理的一個(gè)重要邏輯部件。它與上述二-十進(jìn)制編碼器的最大區(qū)別是，優(yōu)先編碼器的各個(gè)輸入不是互斥的，它允許多個(gè)輸入端同時(shí)為有效信號(hào)。優(yōu)先編碼器的每個(gè)輸入具有不同的優(yōu)先級(jí)別，當(dāng)多個(gè)輸入信號(hào)有效時(shí)，它能識(shí)別輸入信號(hào)的優(yōu)先級(jí)別，并對(duì)其中優(yōu)先級(jí)別最高的一個(gè)進(jìn)行編碼，產(chǎn)生相應(yīng)的輸出代碼。(2)典型芯片：MSI優(yōu)先編碼器74LS148

。41第41頁，共117頁，2023年，2月20日，星期三

圖中，I0～I(xiàn)7為8個(gè)輸入端，QA、QB和QC為3位二進(jìn)制碼輸出，因此，稱它為8-3線優(yōu)先編碼器，

圖(a)、(b)所示為常見MSI優(yōu)先編碼器74LS148的管腳排列圖和邏輯符號(hào)。外部特性：●輸入I0～I(xiàn)7和輸出QA、QB、QC的有效工作電平均為低電平。

●在I0～I(xiàn)7輸入端中，下角標(biāo)號(hào)碼越大的優(yōu)先級(jí)越高。

該芯片各引腳都是低電平有效42第42頁，共117頁，2023年，2月20日，星期三●IS為工作狀態(tài)選擇端(或稱允許輸入端)，當(dāng)IS=0時(shí)，編碼器工作，反之不進(jìn)行編碼工作；OS為允許輸出端，當(dāng)允許編碼(即IS=0)而無信號(hào)輸入時(shí)，OS為0。OEX為編碼群輸出端，允許編碼且有信號(hào)輸入(即I0～I(xiàn)7中至少有一個(gè)為0)時(shí)，OEX才為0。該芯片各引腳都是低電平有效43第43頁，共117頁，2023年，2月20日，星期三74LS148真值表11111

11110

00001

00101

01001

01101

10001

10101

11001

11101

1dddddddd

011111111

0ddddddd0

0dddddd01

0ddddd011

0dddd0111

0ddd01111

0dd011111

0d0111111

001111111輸出

QCQBQA

OEX

OS

輸入

IS

I0I1I2I3I4I5I6I7

44第44頁，共117頁，2023年，2月20日，星期三

解

設(shè)：

IZ15～I(xiàn)Z0-------為16個(gè)不同的中斷請求信號(hào)，下

標(biāo)碼越大，優(yōu)先級(jí)別越高；

QZDQZCQZBQZA------為中斷請求信號(hào)的編碼輸出，

輸入和輸出均為低電平有效；

IZS-------------為允許輸入端；

OZS------------為允許輸出端；

OZEX-------------為編碼群輸出端。

例

用優(yōu)先編碼器74LS148設(shè)計(jì)一個(gè)能裁決16級(jí)不同中斷請求的中斷優(yōu)先編碼器。

3．應(yīng)用舉例

45第45頁，共117頁，2023年，2月20日，星期三

圖中，中斷優(yōu)先編碼器的允許輸入端IZS接片Ⅱ的IS端。IZS為0時(shí)，片Ⅱ處于工作狀態(tài)。

若IZ15～I(xiàn)Z8中有中斷請求信號(hào)，則輸出OS為1，OEX為0，OS接到片Ⅰ的IS端，使片Ⅰ不工作，其輸出均為1，實(shí)現(xiàn)對(duì)IZ15～I(xiàn)Z8中優(yōu)先級(jí)最高中斷請求信號(hào)進(jìn)行編碼；

若IZ15～I(xiàn)Z8中無中斷請求信號(hào)，則片Ⅱ的OEX(即QZD)及QC、QB、QA均為1，OS為0，使片Ⅰ的IS為0，片Ⅰ處于工作狀態(tài)，實(shí)現(xiàn)對(duì)IZ7～I(xiàn)Z0中優(yōu)先級(jí)最高中斷請求信號(hào)編碼。46第46頁，共117頁，2023年，2月20日，星期三7.1.3多路選擇器和多路分配器

多路選擇器和多路分配器基本功能:

完成對(duì)多路數(shù)據(jù)的選擇與分配、在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送。完成數(shù)據(jù)的并串轉(zhuǎn)換、序列信號(hào)產(chǎn)生等多種邏輯功能以及實(shí)現(xiàn)各種邏輯函數(shù)功能。

多路選擇器(Multiplexer)又稱數(shù)據(jù)選擇器或多路開關(guān)，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路。一、多路選擇器

47第47頁，共117頁，2023年，2月20日，星期三1．邏輯特性

(1)邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對(duì)輸入的選擇受選擇控制量控制。通常，一個(gè)具有2n路輸入和一路輸出的多路選擇器有n個(gè)選擇控制變量，控制變量的每種取值組合對(duì)應(yīng)選中一路輸入送至輸出。

(2)構(gòu)成思想

多路選擇器的構(gòu)成思想相當(dāng)于一個(gè)單刀多擲開關(guān)，即…輸入

輸出

48第48頁，共117頁，2023年，2月20日，星期三2．典型芯片

常見的MSI多路選擇器有4路選擇器、8路選擇器和16路選擇器。(1)四路數(shù)據(jù)選擇器74153

圖(a)、(b)是型號(hào)為74153的雙4路選擇器的管腳排列圖和邏輯符號(hào)。該芯片中有兩個(gè)4路選擇器。其中，D0～D3為數(shù)據(jù)輸入端；A1、A0為選擇控制端；Y為輸出端；G為使能端。

49第49頁，共117頁，2023年，2月20日，星期三(2)四路數(shù)據(jù)選擇器74153的功能表74153的功能表

D0

D1

D2

D3

D0ddd

dD1dd

ddD2d

dddD3

00

01

10

11輸出

Y數(shù)據(jù)輸入

D0D1D2D3

選擇控制輸入

A1A０

(3)74153的輸出函數(shù)表達(dá)式

式中，mi為選擇變量A1、A0組成的最小項(xiàng)，Di為i端的輸入數(shù)據(jù)，取值等于0或1。50第50頁，共117頁，2023年，2月20日，星期三

類似地，可以寫出2n路選擇器的輸出表達(dá)式為

式中，mi為選擇控制變量An-1，An-2，…，A1，A0組成的最小項(xiàng)；Di為2n路輸入中的第i路數(shù)據(jù)輸入，取值0或1。3．應(yīng)用舉例

多路選擇器除完成對(duì)多路數(shù)據(jù)進(jìn)行選擇的基本功能外，在邏輯設(shè)計(jì)中主要用來實(shí)現(xiàn)各種邏輯函數(shù)功能。51第51頁，共117頁，2023年，2月20日，星期三(1)用具有n個(gè)選擇變量的多路選擇器實(shí)現(xiàn)n個(gè)變量函數(shù)

例1

用多路選擇器實(shí)現(xiàn)以下邏輯函數(shù)的功能：

F(A,B,C)=∑m(2,3,5,6)

解由于給定函數(shù)為一個(gè)三變量函數(shù)故可采用8路數(shù)據(jù)選擇器實(shí)現(xiàn)其功能，假定采用8路數(shù)據(jù)選擇器74152實(shí)現(xiàn)。

方案：將變量A、B、C依次作為8路數(shù)據(jù)選擇器的選擇變量，令8路數(shù)據(jù)選擇器的D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。52第52頁，共117頁，2023年，2月20日，星期三用8路選擇器實(shí)現(xiàn)給定函數(shù)的邏輯電路圖，如下圖所示。

上述方案給出了用具有n個(gè)選擇控制變量的多路選擇器實(shí)現(xiàn)n個(gè)變量函數(shù)的一般方法。該方法可通過比較8路數(shù)據(jù)選擇器的輸出表達(dá)式和給定函數(shù)表達(dá)式得到驗(yàn)證。53第53頁，共117頁，2023年，2月20日，星期三

邏輯函數(shù)F的表達(dá)式為

:

比較上述兩個(gè)表達(dá)式可知：要使W=F，只需令A(yù)2=A,A1=B,A0=C且D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。八路數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式為：54第54頁，共117頁，2023年，2月20日，星期三(2)用具有n個(gè)選擇控制變量的多路選擇器實(shí)現(xiàn)n+1個(gè)變量的函數(shù)

一般方法：從函數(shù)的n+1個(gè)變量中任選n個(gè)作為MUX的選擇控制變量，并根據(jù)所選定的選擇控制變量將函數(shù)變換成

的形式，以確定各數(shù)據(jù)輸入Di。假定剩余變量為X，則Di的取值只可能是0、1、X或X四者之一。55第55頁，共117頁，2023年，2月20日，星期三

例2

假定采用4路數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C)=∑m(2,3,5,6)

解首先從函數(shù)的3個(gè)變量中任選2個(gè)作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制端A1、A0相連，則可將函數(shù)F的表達(dá)式表示成如下形式：56第56頁，共117頁，2023年，2月20日，星期三

顯然，要使4路選擇器的輸出W與函數(shù)F相等，只需、、、。據(jù)此，可作出用4路選擇器74153實(shí)現(xiàn)給定函數(shù)功能的邏輯電路圖。

據(jù)此，可作出實(shí)現(xiàn)給定函數(shù)功能的邏輯電路如下圖所示。選擇控制變量不同，將使數(shù)據(jù)輸入不同。假設(shè)選用AC與控制端相連，邏輯電路將會(huì)如何？57第57頁，共117頁，2023年，2月20日，星期三

當(dāng)函數(shù)的變量數(shù)比MUX的選擇控制變量數(shù)多兩個(gè)以上時(shí)，一般需要加適當(dāng)?shù)倪壿嬮T輔助實(shí)現(xiàn)。在確定各數(shù)據(jù)輸入時(shí)，通常借助卡諾圖。

(3)用具有n個(gè)選擇控制變量的多路選擇器實(shí)現(xiàn)n+1個(gè)以上變量的函數(shù)

例3

用4路選擇器實(shí)現(xiàn)4變量邏輯函數(shù)

F(A,B,C,D)=∑m(1,2,4,9,10,11,12,14,15)的邏輯功能。

解用4路選擇器實(shí)現(xiàn)該函數(shù)時(shí)，應(yīng)從函數(shù)的4個(gè)變量中選出2個(gè)作為MUX的選擇控制變量。原則上講，這種選擇是任意的，但選擇合適時(shí)可使設(shè)計(jì)簡化。58第58頁，共117頁，2023年，2月20日，星期三①選用變量A和B作為選擇控制變量

假定選用變量A和B作為選擇控制變量，首先作出函數(shù)的卡諾圖如圖(a)所示。

圖中，

A、B兩個(gè)選擇變量按其組合將原卡諾圖劃分為4個(gè)2變量子卡諾圖（對(duì)應(yīng)變量C和D，如圖中虛線所示）。各子卡諾圖所示的函數(shù)就是與其選擇控制變量對(duì)應(yīng)的數(shù)據(jù)輸入函數(shù)Di。求數(shù)據(jù)輸入函數(shù)Di時(shí)，函數(shù)化簡可以在子卡諾圖中進(jìn)行。59第59頁，共117頁，2023年，2月20日，星期三

注意：由于一個(gè)數(shù)據(jù)輸入對(duì)應(yīng)選擇控制變量的一種取值組合，因此，化簡只能在相應(yīng)的子卡諾圖內(nèi)進(jìn)行，即不能越過圖中虛線。

分別化簡圖(a)中的每個(gè)子卡諾圖中的1方格，見圖中實(shí)線圈(標(biāo)注這些圈對(duì)應(yīng)的“與”項(xiàng)時(shí)應(yīng)去掉選擇控制變量)，即可得到各數(shù)據(jù)輸入函數(shù)Di分別為60第60頁，共117頁，2023年，2月20日，星期三

據(jù)此，可得到實(shí)現(xiàn)給定函數(shù)的邏輯電路圖如圖(b)所示。除4路選擇器外，附加了4個(gè)邏輯門。

如果選用變量B和C作為選擇控制變量，則各數(shù)據(jù)輸入函數(shù)對(duì)應(yīng)的子卡諾圖(對(duì)應(yīng)變量A和D)如圖(c)所示?；喓?，可得到各數(shù)據(jù)輸入函數(shù)為：

②選用變量B和C作為選擇控制變量61第61頁，共117頁，2023年，2月20日，星期三

相應(yīng)邏輯電路圖如圖(d)所示，只附加一個(gè)與非門。顯然，實(shí)現(xiàn)給定函數(shù)用B、C作為選擇控制變量更簡單。

由上述可見，用n個(gè)選擇控制變量的MUX實(shí)現(xiàn)m個(gè)變量(m-n≥2)的函數(shù)時(shí)，MUX的數(shù)據(jù)輸入函數(shù)Di一般是2個(gè)或2個(gè)以上變量的函數(shù)。函數(shù)Di的復(fù)雜程度與選擇控制變量的確定相關(guān)，只有通過對(duì)各種方案的比較，才能從中得到最簡單而且經(jīng)濟(jì)的方案。62第62頁，共117頁，2023年，2月20日，星期三對(duì)上例，也可采用代數(shù)法：

①選用變量A和B作為選擇控制變量

63第63頁，共117頁，2023年，2月20日，星期三

②選用變量C和D作為選擇控制變量

64第64頁，共117頁，2023年，2月20日，星期三

解

假定選取函數(shù)變量A、B作為MUX的選擇控制變量A1、A0，可作出F1、F2的卡諾圖如圖所示。

例4

用一片T580雙4路選擇器實(shí)現(xiàn)4變量多輸出函數(shù)。函數(shù)表達(dá)式為

F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)F2(A,B,C,D)=∑m(8,10,12,13,15)65第65頁，共117頁，2023年，2月20日，星期三

圖中，Di對(duì)應(yīng)的子卡諾圖即為卡諾圖的各列。若令T580的1W=F1，2W=F2，則化簡后可得

實(shí)現(xiàn)函數(shù)F1和F2的電路連接圖如下圖所示。

66第66頁，共117頁，2023年，2月20日，星期三二、多路分配器

多路分配器(Demultiplexer)又稱數(shù)據(jù)分配器，常用DEMUX表示。多路分配器的結(jié)構(gòu)與多路選擇器正好相反，它是一種單輸入、多輸出組合邏輯部件，由選擇控制變量決定輸入從哪一路輸出。如圖所示為4路分配器的邏輯符號(hào)。

圖中，D為數(shù)據(jù)輸入端，A1、A0為選擇控制輸入端，f0～

f3為數(shù)據(jù)輸出端。67第67頁，共117頁，2023年，2月20日，星期三四路分配器功能表D000

0D00

00D0

000D

00

01

10

11

f0f1f2f3

A1A0

由功能表可知，4路分配器的輸出表達(dá)式為式中，mi(i=0～3)是選擇控制變量的4個(gè)最小項(xiàng)。；；68第68頁，共117頁，2023年，2月20日，星期三

以上對(duì)幾種最常用的MSI組合邏輯電路進(jìn)行了介紹，在邏輯設(shè)計(jì)時(shí)可以靈活使用這些電路實(shí)現(xiàn)各種邏輯功能。

多路分配器常與多路選擇器聯(lián)用，以實(shí)現(xiàn)多通道數(shù)據(jù)分時(shí)傳送。例如，利用一根數(shù)據(jù)傳輸線分時(shí)傳送8路數(shù)據(jù)的示意圖如下圖所示。圖中，在公共選擇控制變量ABC的控制下，分時(shí)實(shí)現(xiàn)Di—fi的傳送(i=0～7)。69第69頁，共117頁，2023年，2月20日，星期三

解

設(shè)比較的兩個(gè)3位二進(jìn)制數(shù)分別為ABC和XYZ，將譯碼器和多路選擇器按圖所示進(jìn)行連接，即可實(shí)現(xiàn)ABC和XYZ的等值比較。

例5

用8路選擇器和3-8線譯碼器構(gòu)造一個(gè)3位二進(jìn)制數(shù)等值比較器。

圖中，若ABC=XYZ，則多路選擇器的輸出F=0，否則F=1。用類似方法，采用合適的譯碼器和多路選擇器可構(gòu)成多位二進(jìn)制數(shù)比較器。70第70頁，共117頁，2023年，2月20日，星期三7.2.1計(jì)數(shù)器

1．什么是計(jì)數(shù)器？廣義地說，計(jì)數(shù)器是一種能在輸入信號(hào)作用下依次通過預(yù)定狀態(tài)的時(shí)序邏輯電路。就常用的集成電路計(jì)數(shù)產(chǎn)品而言，可以對(duì)其定義如下：

計(jì)數(shù)器：是一種對(duì)輸入脈沖進(jìn)行計(jì)數(shù)的時(shí)序邏輯電路，被計(jì)數(shù)的脈沖信號(hào)稱作“計(jì)數(shù)脈沖”。7.2常用中規(guī)模時(shí)序邏輯電路數(shù)字系統(tǒng)中最典型的時(shí)序邏輯電路是計(jì)數(shù)器和寄存器。

71第71頁，共117頁，2023年，2月20日，星期三

2．計(jì)數(shù)器的種類

計(jì)數(shù)器的種類很多，通常有不同的分類方法。

(1)按其工作方式可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；

(2)按其進(jìn)位制可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器；

(3)按其功能又可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和加/減可逆計(jì)數(shù)器等。3．功能一般具有計(jì)數(shù)、保存、清除、預(yù)置等功能。計(jì)數(shù)器在運(yùn)行時(shí)，所經(jīng)歷的狀態(tài)是周期性的，總是在有限個(gè)狀態(tài)中循環(huán)，通常將一次循環(huán)所包含的狀態(tài)總數(shù)稱為計(jì)數(shù)器的“?！薄?/p>

72第72頁，共117頁，2023年，2月20日，星期三1．74193的管腳排列圖及邏輯符號(hào)

典型芯片

---四位二進(jìn)制同步可逆計(jì)數(shù)器74193

74193管腳排列圖及邏輯符號(hào)分別如圖(a)、(b)所示。

73第73頁，共117頁，2023年，2月20日，星期三2．引腳功能

74第74頁，共117頁，2023年，2月20日，星期三3．功能表

表中，CLR為高電平，計(jì)數(shù)器清“0”；為低電平，計(jì)數(shù)器預(yù)置D、C、B、A輸入值；計(jì)數(shù)脈沖由CPU端輸入時(shí)，累加計(jì)數(shù)；計(jì)數(shù)脈沖由CPD端輸入時(shí)，累減計(jì)數(shù)。

75第75頁，共117頁，2023年，2月20日，星期三1．構(gòu)成模小于16的計(jì)數(shù)器

通過利用計(jì)數(shù)器的清除、預(yù)置等功能，可以很方便地實(shí)現(xiàn)模小于16的計(jì)數(shù)器。

例如用T4193構(gòu)成模10加法計(jì)數(shù)器。

解

假設(shè)計(jì)數(shù)器的初始狀態(tài)為Q3Q2Q1Q0=0000，其狀態(tài)變化序列如下：0000→0001→0010→0011→0100

↑↓

1001←1000←0111←0110←0101

三、T4193應(yīng)用舉例

T4193的模為16。在實(shí)際應(yīng)用中，可根據(jù)需要用T4193構(gòu)成模小于16或大于16的計(jì)數(shù)器。101076第76頁，共117頁，2023年，2月20日，星期三

根據(jù)T4193的功能表，可用右圖所示邏輯電路實(shí)現(xiàn)模10加法器的功能。

圖中，和CPD接邏輯1，CPU接計(jì)數(shù)脈沖CP，T4193工作在累加計(jì)數(shù)狀態(tài)。當(dāng)計(jì)數(shù)器輸出由1001變?yōu)?010時(shí)，圖中與門輸出為1，該信號(hào)接至清除端Cr，使計(jì)數(shù)器狀態(tài)立即變?yōu)?000，當(dāng)下一個(gè)計(jì)數(shù)脈沖到達(dá)時(shí)，再由0000→0001，繼續(xù)進(jìn)行加1計(jì)數(shù)。010177第77頁，共117頁，2023年，2月20日，星期三

例

用兩片T4193構(gòu)成模(147)10的加法計(jì)數(shù)器。

解

設(shè)計(jì)數(shù)器狀態(tài)變化序列為(0)10～(146)10，當(dāng)計(jì)數(shù)器狀態(tài)由(146)10變?yōu)?147)10（即(10010011)2

）時(shí)，令其回到(0)10狀態(tài)。根據(jù)T4193的功能，可構(gòu)造出模(147)10

加法計(jì)數(shù)器的邏輯電路圖。2．構(gòu)成模大于16的計(jì)數(shù)器

利用計(jì)數(shù)器的進(jìn)位輸出或借位輸出脈沖作為計(jì)數(shù)脈沖，可將多個(gè)4位計(jì)數(shù)器進(jìn)行級(jí)聯(lián)，并恰當(dāng)?shù)厥褂妙A(yù)置、清除等功能，構(gòu)成模大于16的任意進(jìn)制計(jì)數(shù)器。78第78頁，共117頁，2023年，2月20日，星期三

模(147)10

加法計(jì)數(shù)器的邏輯電路如下圖所示。

圖中，片Ⅰ和片Ⅱ的CPD端均接1，Cr端為清除控制端。計(jì)數(shù)脈沖由片Ⅰ的CPU端輸入，片Ⅰ的進(jìn)位輸出脈沖經(jīng)反相后作為片Ⅱ的計(jì)數(shù)脈沖。工作時(shí)先將計(jì)數(shù)器清零，然后在計(jì)數(shù)脈沖作用下開始加1計(jì)數(shù)，當(dāng)計(jì)數(shù)器狀態(tài)Q7Q6Q5Q4Q3Q2Q1Q0=10010011時(shí)，產(chǎn)生一個(gè)高電平，將計(jì)數(shù)器清零，實(shí)現(xiàn)模147加法計(jì)數(shù)。79第79頁，共117頁，2023年，2月20日，星期三寄存器：數(shù)字系統(tǒng)中用來存放數(shù)據(jù)或運(yùn)算結(jié)果的一種常用邏輯部件。

功能：中規(guī)模集成電路寄存器除了具有接收數(shù)據(jù)、保存數(shù)據(jù)和傳送數(shù)據(jù)等基本功能外，通常還具有左、右移位，串、并輸入，串、并輸出以及預(yù)置、清零等多種功能，屬于多功能寄存器。中規(guī)模集成電路寄存器的種類很多，例如，74194型是一種常用的4位雙向移位寄存器。7.2.2寄存器

一、典型芯片

80第80頁，共117頁，2023年，2月20日，星期三1．74194的管腳排列圖和邏輯符號(hào)

74194共有10個(gè)輸入，4個(gè)輸出。

81第81頁，共117頁，2023年，2月20日，星期三2．引腳功能

82第82頁，共117頁，2023年，2月20日，星期三3．功能表

從功能表可知，雙向移位寄存器在S1S0和的控制下可完成數(shù)據(jù)的并行輸入（S1S0

=11）、右移串行輸入（S1S0

=01），左移串行輸入（S1S0

=10）、保持（S1S0

=00）和清除（=0）等五種功能。

輸入輸出CPS1S0DRDLDCBAQDQCQBQA0d101↑1↑1↑1↑1↑1↑dddd110101101000dddddd1d0dd1d0ddddddddddx0x1x2x3dddddddddddddddddddd0000QDn

QCn

QBn

QAnx0x1x2x31QDn

QCn

QBn

0QDn

QCn

QBn

QCn

QBn

QAn1QDn

QCn

QBn

0QDn

QCn

QBn

QAn83第83頁，共117頁，2023年，2月20日，星期三二、應(yīng)用舉例

寄存器除完成預(yù)定功能外，在數(shù)字系統(tǒng)中還能用來構(gòu)成計(jì)數(shù)器和脈沖序列發(fā)生器等。

例1

用74194四位雙向移位寄存器構(gòu)成模4計(jì)數(shù)器。計(jì)數(shù)器狀態(tài)Q0Q1Q2Q3的變化序列為

解

由74194的功能表可知，要滿足計(jì)數(shù)狀態(tài)變化序列，只需將D0D1D2D3接1100，DR與Q3連接，以實(shí)現(xiàn)環(huán)形計(jì)數(shù)。1100→0110→0011→1001

84第84頁，共117頁，2023年，2月20日，星期三

該電路工作時(shí)，首先令S1S0為11，在時(shí)鐘作用下將計(jì)數(shù)器的狀態(tài)置為1100，然后使S1S0變?yōu)?1，在計(jì)數(shù)脈沖作用下，工作在循環(huán)右移方式，實(shí)現(xiàn)模4計(jì)數(shù)。其時(shí)間圖如右上圖所示。74194s1s0s0s185第85頁，共117頁，2023年，2月20日，星期三

例2

用一片74194和適當(dāng)?shù)倪壿嬮T構(gòu)成產(chǎn)生序列10011001的序列發(fā)生器。

解序列信號(hào)發(fā)生器可由移位寄存器和反饋邏輯電路構(gòu)成，其結(jié)構(gòu)框圖如下圖所示。

假定序列發(fā)生器產(chǎn)生的序列周期為p，移位寄存器的級(jí)數(shù)(觸發(fā)器個(gè)數(shù))為n，應(yīng)滿足關(guān)系2n≥p。本例的p=8，故n≥3，可選擇n=3。86第86頁，共117頁，2023年，2月20日，星期三

設(shè)輸出序列Z=a7a6a5a4a3a2a1a0,下圖列出了所要產(chǎn)生的序列(以p=8周期重復(fù)，最右邊信號(hào)先輸出)與寄存器狀態(tài)之間的關(guān)系。

圖中，數(shù)碼下面的水平線段表示移位寄存器的狀態(tài)。將a7a6a5=100作為寄存器的初始狀態(tài)，即Q2Q1Q0=100,從Q2產(chǎn)生輸出，由反饋電路依次形成a4a3a2a1a0a7a6a5作為右移串行輸入端DR的輸入，這樣便可在時(shí)鐘脈沖作用下，產(chǎn)生規(guī)定的輸出序列。87第87頁，共117頁，2023年，2月20日，星期三

根據(jù)圖中序列與狀態(tài)轉(zhuǎn)移的關(guān)系，可知電路反饋信號(hào)與狀態(tài)的關(guān)系如左表所示。電路工作狀態(tài)表001

100

110

011

001

100

110

011

1

1

0

0

1

1

0

00

1

2

3

4

5

6

7Q0Q1Q2

F(DR)

CP

88第88頁，共117頁，2023年，2月20日，星期三

根據(jù)上述表達(dá)式和74194的功能表，可畫出該序列發(fā)生器的邏輯電路如右圖所示。

由表可得到反饋函數(shù)F的邏輯表達(dá)式為

該電路的工作過程為：在S1S0的控制下，先置寄存器74194的初始狀態(tài)為Q2Q1Q0=100，然后令其工作在右移串行輸入方式，從Z端產(chǎn)生所需要的脈沖序列。74194S0S189第89頁，共117頁，2023年，2月20日，星期三7.3.1集成定時(shí)器555及其應(yīng)用

集成定時(shí)器555是一種將模擬功能與邏輯功能巧妙地結(jié)合在一起的中規(guī)模集成電路。常用的集成定時(shí)器有5G555(TTL電路)和CC7555(CMOS電路)等。下面以5G555為例說明其功能和應(yīng)用。

7.3

常用中規(guī)模信號(hào)產(chǎn)生與變換電路

信號(hào)產(chǎn)生與變換電路常用于產(chǎn)生各種寬度、幅值的脈沖信號(hào)，對(duì)信號(hào)進(jìn)行變換、整形以及完成模擬信號(hào)與數(shù)字信號(hào)之間的轉(zhuǎn)換等。最常用的有555、A\D、D\A等中規(guī)模集成電路。90第90頁，共117頁，2023年，2月20日，星期三一、5G555的電路結(jié)構(gòu)與邏輯功能

1．電路結(jié)構(gòu)

(1)結(jié)構(gòu)圖和管腳排列圖

(2)組成集成定時(shí)器5G555由電阻分壓器、電壓比較器、基本R-S觸發(fā)器、放電三極管和輸出緩沖器五部分組成。91第91頁，共117頁，2023年，2月20日，星期三2．5G555的邏輯功能

(1)外接控制電壓時(shí)，5G555的邏輯功能

當(dāng)CO端外接控制電壓時(shí)，根據(jù)各部分電路的功能，可歸納出5G555的邏輯功能如下表所示。5G555的功能表0

1

1

1d

＜UR2

＞UR2

＞UR2

導(dǎo)通

截止

不變

導(dǎo)通

放電三極管T

d

0

1

1S(C2)

OUT

R(C1)

0

1

不變

0

d

1

1

0d

＜UR1

＜UR1

＞UR1

輸出

比較器輸出

輸入92第92頁，共117頁，2023年，2月20日，星期三

(2)不外接控制電壓時(shí)，5G555的邏輯功能

當(dāng)CO端不外接控制電壓時(shí)，5G555的邏輯功能如下表所示。5G555不外接控制電壓時(shí)的功能表

0

1

1

1

d

＜

＞

＞

導(dǎo)通

截止

不變

導(dǎo)通

放電三極管T

OUT

0

1

不變

0

d

＜

＜

＞

輸出

輸入

93第93頁，共117頁，2023年，2月20日，星期三二、5G555的應(yīng)用舉例

由于5G555具有電源范圍寬、定時(shí)精度高、使用方法靈活、帶負(fù)載能力強(qiáng)等特點(diǎn)，所以它在脈沖信號(hào)產(chǎn)生、定時(shí)與整形等方面的應(yīng)用非常廣泛。

1．用5G555構(gòu)成多諧振蕩器多諧振蕩器又稱矩形波發(fā)生器，它有兩個(gè)暫穩(wěn)態(tài)，電路一旦起振，兩個(gè)暫穩(wěn)態(tài)就交替變化，輸出矩形脈沖信號(hào)。94第94頁，共117頁，2023年，2月20日，星期三

(1)電路構(gòu)成及工作原理

①電路構(gòu)成

用5G555構(gòu)成的多諧振蕩器電路及其工作波形圖如圖(a)、(b)所示。

從圖(a)可知，電路由5G555外加兩個(gè)電阻和一個(gè)電容組成。5G555的D端(即放電三極管T的集電極)經(jīng)R1接至電源UCC，構(gòu)成一個(gè)反相器。電阻R2和電容C構(gòu)成積分電路。積分電路的電容電壓uC作為電路輸入接至輸入端TH和TR。95第95頁，共117頁，2023年，2月20日，星期三96第96頁，共117頁，2023年，2月20日，星期三97第97頁，共117頁，2023年，2月20日，星期三98第98頁，共117頁，2023年，2月20日，星期三

矩形波振蕩頻率f的近似計(jì)算公式為

矩形波的占空比Q的近似計(jì)算公式為99第99頁，共117頁，2023年，2月20日，星期三2．用5G555構(gòu)成施密特觸發(fā)器

(1)施密特觸發(fā)器

施密特觸發(fā)器是一種特殊的雙穩(wěn)態(tài)時(shí)序電路，與一般的雙穩(wěn)態(tài)觸發(fā)器相比，它具有如下兩個(gè)特點(diǎn)：

●

施密特觸發(fā)器屬于電平觸發(fā)，對(duì)于緩慢變化的信號(hào)同樣適用。只要輸入信號(hào)電平達(dá)到相應(yīng)的觸發(fā)電平，輸出信號(hào)就會(huì)發(fā)生突變，從一個(gè)穩(wěn)態(tài)翻轉(zhuǎn)到另一個(gè)穩(wěn)態(tài)，并且穩(wěn)態(tài)的維持依賴于外加觸發(fā)輸入信號(hào)。

●

對(duì)于正向和負(fù)向增長的輸入信號(hào)，電路有不同的閾值電平。這一特性稱為滯后特性或回差特性。

100第100頁，共117頁，2023年，2月20日，星期三101第101頁，共117頁，2023年，2月20日，星期三

(2)5G555構(gòu)成的施密特觸發(fā)器

用5G555構(gòu)成的施密特觸發(fā)器原理圖及其傳輸特性分別如圖(a)、(b)所示。

在圖(a)中，將5G555的TH端和端連接在一起作為信號(hào)輸入端，OUT作為輸出端，便構(gòu)成了一個(gè)施密特反相器。102第102頁，共117頁，2023年，2月20日，星期三●ui從0開始逐漸升高

103第103頁，共117頁，2023年，2月20日，星期三

由以上分析可知，該電路的回差電壓為

ΔUT=UT+-UT-=●ui從高于逐漸下降

傳輸特性如圖(b)中的d→e→f→a。104第104頁，共117頁，2023年，2月20日，星期三7.3.2集成D/A轉(zhuǎn)換器

數(shù)字系統(tǒng)只能處理數(shù)字信號(hào)。但在工業(yè)過程控制、智能化儀器儀表和數(shù)字通信等領(lǐng)域，數(shù)字系統(tǒng)處理的對(duì)象往往是模擬信號(hào)。例如，在生產(chǎn)過程控制中對(duì)溫度、壓力、流量等物理量進(jìn)行控制時(shí)，經(jīng)過傳感器獲取的電信號(hào)都是模擬信號(hào)。這些模擬信號(hào)必須變換成數(shù)字信號(hào)才能由數(shù)字系統(tǒng)加工、運(yùn)算。另一方面，數(shù)字系統(tǒng)輸出的數(shù)字信號(hào)，有時(shí)又必須變換成模擬信號(hào)才能去控制執(zhí)行機(jī)構(gòu)。因此，在實(shí)際應(yīng)用中，必須解決模擬信號(hào)與數(shù)字信號(hào)之間的轉(zhuǎn)換問題。105第105頁，共117頁，2023年，2月20日，星期三

D/A轉(zhuǎn)換器：把數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)的器件稱為數(shù)/模轉(zhuǎn)換器，簡稱D/A轉(zhuǎn)換器或DAC(DigitaltoAnalogConverter)；

A/D轉(zhuǎn)換器：把模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的器件稱為模/數(shù)轉(zhuǎn)換器，簡稱A/D轉(zhuǎn)換器或ADC(AnalogtoDigital