東北大學(xué)秦皇島分校組成原理課程設(shè)計

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東北大學(xué)秦皇島分校

計算機(jī)與通信工程學(xué)院

計算機(jī)組成原理課程設(shè)計

專業(yè)名稱班級學(xué)號學(xué)生姓名指導(dǎo)教師設(shè)計時間

計算機(jī)科學(xué)與技術(shù)

2133625儲蓉蓉趙媛

2023.12.28~2023.01.08

課程設(shè)計任務(wù)書

專業(yè)：計算機(jī)科學(xué)與技術(shù)學(xué)號：2133625學(xué)生姓名（簽名）：

設(shè)計題目：指令系統(tǒng)及累加器設(shè)計

一、設(shè)計試驗條件

地點：808試驗室；硬件：PC機(jī)；

軟件：XilinxISE，ModelSim；編程語言：VHDL。

二、設(shè)計任務(wù)及要求

1.18、24、34、49號指令；2.累加器A；

3.8位數(shù)（含1位符號位）原碼乘法器。

三、設(shè)計報告的內(nèi)容

1.設(shè)計題目與設(shè)計任務(wù)（設(shè)計任務(wù)書）

題目：指令系統(tǒng)及累加器設(shè)計任務(wù)：

1.18、24、34、49號指令；

2.累加器A；

3.8位數(shù)（含1位符號位）原碼乘法器。

2.前言（緒論）

本次課程讓每個人獨(dú)立設(shè)計一臺模型計算機(jī)中的部分指令及一些數(shù)字電路部件，旨在幫助同學(xué)們?nèi)跁灤┯嬎銠C(jī)組成與結(jié)構(gòu)課程的內(nèi)容，通過知識的綜合運(yùn)用，加深對計算機(jī)系統(tǒng)各個模塊的工作原理及相互聯(lián)系的認(rèn)識。

還要學(xué)習(xí)運(yùn)用VHDL進(jìn)行FPGA/CPLD設(shè)計的基本步驟和方法，熟悉EDA的設(shè)計、模擬調(diào)試工具的使用，體會FPGA/CPLD技術(shù)相對于傳統(tǒng)開發(fā)技術(shù)的優(yōu)點；培養(yǎng)科學(xué)研究的獨(dú)立工

作能力，取得工程設(shè)計和組裝調(diào)試的實踐經(jīng)驗。

3.設(shè)計主體

1.指令系統(tǒng)設(shè)計：

18號指令：助記符：SUBCA,@R?指令類型：算術(shù)運(yùn)算指令格式：操作碼和地址碼。操作碼：SUBC地址碼：A，@R?

功能：從累加器A中減去寄放儲器R?的值，帶進(jìn)位。尋址方式：寄放儲器間接尋址方式。24號指令：助記符：ANDA,#II指令類型：規(guī)律運(yùn)算指令格式：操作碼和地址碼。操作碼：AND地址碼：A,#II

功能：累加器A“與〞馬上數(shù)II。尋址方式：存儲器直接尋址方式。34號指令：助記符：MOV@R?,A指令類型：數(shù)據(jù)傳送指令格式：操作碼和地址碼。操作碼：MOV地址碼：@R?,A

功能：將累加器A的值送入間址存儲器中尋址方式：寄放器間接尋址方式。49號指令：助記符：IN

指令類型：輸入指令格式：操作碼。操作碼：IN

功能：從輸入端口讀入數(shù)據(jù)到累加器A中

尋址方式：與I/O端口有關(guān)的尋址方式。

2.模型機(jī)硬件設(shè)計：

題目：累加器AC

功能：累加器又稱累加器AC，用于暫存操作數(shù)據(jù)和操作結(jié)果，當(dāng)需要輸出時再進(jìn)行輸出。例如一個加法操作，AC的內(nèi)容作為一個操作數(shù)與另一操作數(shù)相加，結(jié)果送回AC。

3.規(guī)律電路設(shè)計：

題目：8位數(shù)（含1位符號位）原碼乘法器

功能：兩個原碼數(shù)相乘，其乘積的符號為相乘兩數(shù)符號的異或值，數(shù)值則為兩數(shù)絕對值之積。例如：X=0.1101,Y=-0.1011求X*Y

圖1兩數(shù)相乘步驟

由于在計算機(jī)內(nèi)多個數(shù)據(jù)不能同時相加，一次加法操作只能求出兩數(shù)之和，因此每求得一個相加數(shù)，就與上次部分積相加，每次計算時，相加數(shù)逐次向左偏移一位，由于最終的乘積位數(shù)是乘數(shù)的兩倍，因此加法器也需增加到兩倍。部分積右移時，乘數(shù)寄放器同時右移一位，所以用乘數(shù)寄放器的最低位來控制相加數(shù)取被乘數(shù)或者零，同時乘數(shù)寄放器接受部分積右移出來的一位，完成運(yùn)算后，部分積寄放器保存乘積的高位部