北郵數(shù)電VHDL試驗(yàn)報(bào)告

本文格式為Word版，下載可任意編輯——北郵數(shù)電VHDL試驗(yàn)報(bào)告2023級(jí)數(shù)字電路試驗(yàn)報(bào)告

試驗(yàn)名稱：EDA基礎(chǔ)試驗(yàn)學(xué)生姓名：班級(jí)：班內(nèi)序號(hào)：學(xué)號(hào)：日期：

1.試驗(yàn)要求

1.熟悉用QuartusII原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真；2.把握QuartusII圖形模塊單元的生成與調(diào)用；

3.熟悉用VHDL語言設(shè)計(jì)組合規(guī)律電路和時(shí)序電路的方法；4.熟悉用QuartusII文本輸入法和圖形輸入法進(jìn)行電路設(shè)計(jì)；5.熟悉不同的編碼及其之間的轉(zhuǎn)換；6.把握觸發(fā)器的規(guī)律功能及使用方法；

7.熟悉計(jì)數(shù)器、寄放器、鎖存器、分頻器、移位寄放器的設(shè)計(jì)方法8.把握VHDL語言的語法規(guī)范，把握時(shí)序電路描述方法；9.把握多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示的原理及設(shè)計(jì)方法。

1.計(jì)算機(jī)2.直流穩(wěn)壓電源

3.數(shù)字系統(tǒng)與規(guī)律設(shè)計(jì)試驗(yàn)開發(fā)板

1.用規(guī)律門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。2.用試驗(yàn)內(nèi)容1中生成的半加器模塊和規(guī)律門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功

能，并下載到試驗(yàn)板測(cè)試，要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。

3.用3線-8線譯碼器（74LS138）和規(guī)律門設(shè)計(jì)實(shí)現(xiàn)函數(shù)F，仿真驗(yàn)證其功能，并下載到試驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。4.用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)3位二進(jìn)制數(shù)值比較器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。

5.用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)4選1的數(shù)據(jù)選擇器；一個(gè)8421碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換器；一個(gè)舉重比賽裁判器；一個(gè)帶同步置位和同步復(fù)位功能的D觸發(fā)器；一個(gè)帶異步復(fù)位的4位二進(jìn)制減計(jì)數(shù)器；一個(gè)帶異步復(fù)位的8421碼十進(jìn)制計(jì)數(shù)器；一個(gè)帶異步復(fù)位的4位自啟動(dòng)環(huán)形計(jì)數(shù)器；一個(gè)帶控制端的8位二進(jìn)制寄放器，當(dāng)控制端為‘1’時(shí)，電路正常工作，否則輸出為高阻態(tài)；一個(gè)分頻系數(shù)為12，分頻輸出信號(hào)占空比為50%的分頻器。仿真驗(yàn)證其功能，并下載到試驗(yàn)板測(cè)試。要求用撥碼開關(guān)和按鍵開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。（注：有幾個(gè)不需要下載到試驗(yàn)板測(cè)試）

2.程序分析

全加器：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderIS

PORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;

ARCHITECTUREaOFh_adderISBEGIN

soain,b=>bin,co=>d,so=>e);u2:h_adderport