含異步清零和同步加載的十進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)

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試驗(yàn)一設(shè)計(jì)含異步復(fù)位和同步加載功能的加法計(jì)數(shù)器

一、試驗(yàn)?zāi)康?/p>

學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。

二、試驗(yàn)原理

在QuartusII上對(duì)源程序進(jìn)行編輯、編譯、綜合、適配、仿真。說(shuō)明源程序各語(yǔ)句的作用，詳細(xì)描述其功能特點(diǎn)，給出其所有信號(hào)的時(shí)序仿真波形。RST為異步清零信號(hào)，高電平有效；CLK是鎖存信號(hào)；EN為計(jì)數(shù)使能信號(hào)，LOAD為加載控制信號(hào)，DATA為預(yù)置數(shù)。當(dāng)時(shí)鐘信號(hào)CLK、加載控制信號(hào)LOAD、復(fù)位信號(hào)RST或時(shí)鐘使能信號(hào)EN中任一信號(hào)發(fā)生變化，都將啟動(dòng)進(jìn)程語(yǔ)句PROCESS。此時(shí)假使RST為‘0’，將對(duì)計(jì)數(shù)器清零，即復(fù)位，這項(xiàng)操作是獨(dú)立于CLK的，因而稱異步。

三、試驗(yàn)儀器

（1）配套計(jì)算機(jī)及QuartusII軟件

四、試驗(yàn)步驟

（1）完成含異步清零和同步使能的加法計(jì)數(shù)器的VHDL描述，并對(duì)其進(jìn)行波形仿真，確定結(jié)果正確。

五、VHDL仿真試驗(yàn)

（1）建立文件夾E：\\alteral\\edashiyan\\che3-20,啟動(dòng)QuartusII軟件工作平臺(tái)，開(kāi)啟并建立新工程管理窗口，完成創(chuàng)立工程。

圖1利用NewProjectWizard創(chuàng)立工程CNT10

(2)開(kāi)啟文本編輯。NEW→VHDLFile→相應(yīng)的輸入源程序代碼→存盤(pán)為CNT10.vhd.。

圖2選擇編輯文件類型

源程序代碼如下：LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10IS

PORT(CLK,EN,RST,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);END;

ARCHITECTUREbehavOFCNT10ISBEGIN

PROCESS(CLK,RST,EN,LOAD)

VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN

IFRST='0'THENQ:=(OTHERS=>'0');

ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THEN

IF(LOAD='0')THENQ:=DATA;ELSEIFQ'0');ENDIF;ENDIF;ENDIF;ENDIF;

IFQ=\ELSECOUTNetlistViewers->RTLViewers命令，即HDL的RTL