數(shù)字電子技術組合邏輯電路

數(shù)字電子技術組合邏輯電路第1頁/共95頁第3章組合邏輯電路本章要點組合邏輯電路的分析與設計編碼器及應用譯碼器及應用加法器及應用數(shù)據(jù)選擇器及應用第2頁/共95頁3.1組合邏輯電路的分析與設計

組合邏輯電路可以有一個或多個輸入端，也可以有一個或多個輸出端。組合邏輯電路分析是指根據(jù)已知的邏輯電路，找出輸出與輸入之間的邏輯關系，進而判斷其邏輯功能。組合邏輯電路設計是指根據(jù)給定的邏輯功能要求，找出用最少的邏輯門來實現(xiàn)該邏輯功能的電路。第3頁/共95頁3.1.1任務描述1.按圖3.1所示連接電路，檢查無誤后接通電源。

圖3.13人表決演示電路

第4頁/共95頁3.1.1任務描述2.閉合1個開關，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

3.閉合2個開關，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

4.閉合3個開關，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。將每次操作觀察到的發(fā)光二極管發(fā)光情況記錄于表3.1。第5頁/共95頁3.1.1任務描述

圖3.2所示是2個開關閉合時，觀察到的現(xiàn)象。圖3.2閉合2個開關時觀察到的現(xiàn)象第6頁/共95頁3.1.2組合邏輯電路的分析1.分析方法通常組合邏輯電路的分析，按下述四個步驟進行。第一步，根據(jù)給定的邏輯電路，寫出邏輯函數(shù)表達式。其方法是：把電路分為若干級，逐級寫出邏輯表達式，然后寫出電路輸出與輸入之間的邏輯函數(shù)表達式。第二步，對得到的邏輯函數(shù)表達式進行化簡。其方法是：根據(jù)邏輯函數(shù)表達式的具體情況，綜合應用公式化簡法進行化簡。第三步，列真值表。其方法是：把各種可能的輸入取值組合代入簡化的邏輯函數(shù)表達式中，算出輸出值。如果有n個輸入信號，真值表應有2n種取值組合。第四步，判斷邏輯電路的邏輯功能。其方法是：根據(jù)真值表進行推理判斷。在實際應用中，當邏輯電路很復雜時，一般難以用簡明扼要的文字來歸納其邏輯功能，這時就用真值表來描述其邏輯功能。第7頁/共95頁3.1.2組合邏輯電路的分析2.分析舉例

【例3.1】試分析圖3.1所示電路的邏輯功能。

解：畫出圖3.1所示電路的邏輯圖如圖3.4所示。圖3.4例3.1的邏輯圖

第8頁/共95頁3.1.2組合邏輯電路的分析

（1）根據(jù)圖3.4所示寫邏輯函數(shù)表達式。

K=

L=

M=

Y=（2）化簡邏輯函數(shù)。

Y==S1S2+S2S3+S1S3

第9頁/共95頁3.1.2組合邏輯電路的分析

（3）列真值表，如表3.2所示。

第10頁/共95頁3.1.2組合邏輯電路的分析

（4）由真值表可知：只有當輸入S1、S2、S3中有兩個以上為1時，輸出Y才為1。如果由3個人每人操作一只開關，合上開關時S值取1，表示同意，斷開開關時S值為0，表示不同意；輸出Y為1時，表示多數(shù)同意，輸出Y為0時，表示多數(shù)不同意。則：只有兩個人以上合上開關時，輸出Y才為1，表示多數(shù)同意。因此，該電路可以作為3人表決器。第11頁/共95頁3.1.3組合邏輯電路的設計

1.設計方法通常組合邏輯電路的設計按下述四個步驟進行。第一步，列真值表。其方法是：根據(jù)給定的實際邏輯問題，確定哪些是輸入量、哪些是輸出量，理清它們之間的邏輯關系；然后，對輸入量賦值，列出真值表。第二步，寫邏輯函數(shù)表達式。其方法是：根據(jù)真值表寫出邏輯函數(shù)表達式。第三步，化簡邏輯函數(shù)。第四步，畫出邏輯圖。

第12頁/共95頁3.1.3組合邏輯電路的設計2.設計舉例

【例3.2】試設計舉重裁判表決器。裁判規(guī)則為：設一個主裁判和兩個副裁判，只有當主裁判和至少一個副裁判判明舉重成功時，運動員的試舉才“成功”。

分析：本例有3名裁判，因此所設計的電路應有3個輸入邏輯變量，主裁判A和兩名副裁判B、C。舉重過程中，杠鈴完全舉上的裁決由每位裁判按下自己面前的按鈕來確定。按下按鈕時，輸入邏輯變量取值為1；不按按鈕時，輸入邏輯變量取值為0。運動員試舉是否成功，由輸出邏輯變量Y控制的指示燈來顯示。Y輸出為1，指示燈亮，表示試舉成功；Y輸出為0，指示燈不亮，表示試舉不成功。第13頁/共95頁3.1.3組合邏輯電路的設計

解：（1）列真值表。根據(jù)題意列出真值表如表3.3所示。第14頁/共95頁3.1.3組合邏輯電路的設計

（2）寫邏輯函數(shù)表達式。根據(jù)真值表寫出邏輯函數(shù)表達式為

（3）化簡邏輯函數(shù)。第15頁/共95頁3.1.3組合邏輯電路的設計（4）畫邏輯圖。根據(jù)化簡后的邏輯函數(shù)表達式，畫出的邏輯圖如圖3.6所示。圖3.6例3.2的邏輯圖第16頁/共95頁3.1.3組合邏輯電路的設計

用與非門實現(xiàn)的邏輯圖如圖3.7所示。

圖3.7用與非門實現(xiàn)的舉重裁判表決器邏輯圖第17頁/共95頁3.1.3組合邏輯電路的設計

舉重裁決器制作電路，如圖3.8所示。

圖3.8舉重裁判表決器制作電路

第18頁/共95頁3.2編碼器及應用

在數(shù)字電路中，通常把編碼后的二進制數(shù)稱為代碼。根據(jù)編碼規(guī)則的不同，常用的有二進制代碼、二-十進制代碼等。編碼器是指能夠實現(xiàn)編碼功能的組合邏輯電路。能夠實現(xiàn)二進制編碼功能的組合邏輯電路稱為二進制編碼器，能夠實現(xiàn)二-十進制編碼功能的組合邏輯電路稱為二-十進制編碼器。第19頁/共95頁3.2.1任務描述

1.按圖3.9所示連接電路，檢查無誤后接通電源。圖3.9二進制編碼演示電路

第20頁/共95頁3.2.1任務描述2.閉合開關SR時，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

3.閉合開關SY時，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

4.閉合開關SG時，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。每次操作只能閉合一只開關，在某只開關閉合前，必須確保其他開關是斷開的。將觀察到的發(fā)光二極管發(fā)光情況記錄于表3.4。第21頁/共95頁3.2.1任務描述

圖3.10所示是開關SY閉合時，觀察到的現(xiàn)象。

圖3.10閉合開關SY時觀察到的現(xiàn)象

第22頁/共95頁3.2.2二進制編碼器1.編碼器的基本功能二進制編碼真值表如表3.5所示。表中，無輸入指沒有開關閉合，此時輸出的代碼為“00”。第23頁/共95頁3.2.2二進制編碼器

由于每次操作只有一個輸入信號，即輸入IR、IY、IG具有互斥性，根據(jù)表3.5，將輸出變量取值為1對應的輸入變量相加，可得輸出Y1、Y0與輸入IR、IY、IG之間的邏輯關系表達式如下。Y0=IR+IGY1=IY+IG對Y1、Y0兩次取非，得這2個表達式是搭建圖3.9所示電路的依據(jù)。第24頁/共95頁3.2.2二進制編碼器

一般而言，n位編碼器可以對2n個輸入信號進行編碼，即編碼器有2n個輸入、n個輸出。圖3.11所示是3位二進制編碼器示意圖，可以對8個輸入信號進行編碼。由于有8個輸入、3個輸出，通常稱其為8線-3線編碼器。圖3.113位二進制編碼器示意圖第25頁/共95頁3.2.2二進制編碼器

8線-3線編碼器編碼真值表如表3.6所示。第26頁/共95頁3.2.2二進制編碼器2.優(yōu)先編碼器在演示過程中，要求每次只能閉合一只開關，并且在某只開關閉合前必須保證其他開關是斷開的。這種要求給實際應用帶來了很大的不便。為了方便使用，通常給輸入信號排定一個優(yōu)先順序，當同時有幾個信號輸入時，編碼器只對優(yōu)先級高的信號進行編碼。例如，若排定I7～I0的優(yōu)先順序是I7最高、I6次之，依此類推，I0最低，則表3.6所示的8線-3線編碼真值表可轉換為表3.7所示的8線-3線優(yōu)先編碼真值表。第27頁/共95頁3.2.2二進制編碼器

表中的“×”號表示：有優(yōu)先級高的輸入信號輸入時，優(yōu)先級低的輸入信號有輸入還是無輸入，不影響編碼器的輸出。第28頁/共95頁3.2.2二進制編碼器3.集成8線-3線優(yōu)先編碼器集成8線-3線優(yōu)先編碼器74LS148、74LS348的引腳排列完全相同，如圖3.12（a）所示。圖3.12（a）74LS148的引腳排列

第29頁/共95頁3.2.2二進制編碼器

圖中：（5腳）為使能輸入端，也稱選通輸入端或控制端，具有片選功能；～（10～13腳、1～4腳）為編碼信號輸入端，～（6、7、9腳）為編碼輸出端；（14腳）為擴展輸出端，級聯(lián)應用時，作為輸出位的擴展端；（15腳）為使能輸出端，也稱選通輸出端；16腳為電源端，8腳為接地端。第30頁/共95頁3.2.2二進制編碼器

74LS148的邏輯符號如圖3.12（b）所示。圖3.12（b）74LS148的邏輯符號第31頁/共95頁3.2.2二進制編碼器

74LS148的功能表如表3.8所示。第32頁/共95頁3.2.3二-十進制編碼器

二-十進制編碼器的基本功能是將10個十進制數(shù)碼轉換為8421BCD碼。因有10個輸入、4位輸出，通常稱為10線-4線8421BCD編碼器，其示意圖如圖3.14所示。圖3.14二-十進制編碼器示意圖第33頁/共95頁3.2.3二-十進制編碼器第34頁/共95頁3.2.3二-十進制編碼器在實際應用中，常用的二-十進制編碼器是集成10線-4線8421BCD優(yōu)先編碼器，如CD74HC147、74LS147等。如圖3.15所示是CD74HC147的引腳排列和邏輯符號。圖3.15二-十進制優(yōu)先編碼器CD74HC147

（a）引腳排列

（b）邏輯符號第35頁/共95頁3.2.4編碼器的應用

利用編碼器74LS348與微控制器8051配合，只需要3條輸入線就可以實現(xiàn)對8個不同點進行監(jiān)控，監(jiān)控電路連接如圖3.16所示。圖3.16編碼監(jiān)控電路

第36頁/共95頁3.3譯碼器及應用

譯碼是編碼的逆過程。即：將編碼器輸出的代碼所表示的原來的信號“翻譯”出來。實現(xiàn)譯碼功能的電路稱為譯碼器。在數(shù)字電路中，常用的譯碼器有二進制譯碼器、二-十進制譯碼器、顯示譯碼器等。第37頁/共95頁3.3.1任務描述

1.按圖3.17所示連接電路，檢查無誤后接通電源。

圖3.17二進制譯碼演示電路

第38頁/共95頁3.3.1任務描述2.閉合開關S1、S2，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

3.閉合開關S1、斷開開關S2，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

4.斷開開關S1、閉合開關S2，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

5.斷開開關S1、S2，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。第39頁/共95頁3.3.1任務描述

圖3.18所示是開關S1閉合、S2斷開時，觀察到的現(xiàn)象。

圖3.18閉合S1、斷開S2時觀察到的現(xiàn)象

第40頁/共95頁3.3.2二進制譯碼器

1.譯碼器的基本功能二進制譯碼真值表如表3.11所示。

第41頁/共95頁3.3.2二進制譯碼器

根據(jù)表3.11，可得

對YW、YR、YY、YG兩次取非，得

這4個表達式是搭建圖3.17所示電路的依據(jù)。第42頁/共95頁3.3.2二進制譯碼器

一般而言，譯碼器可以將n位輸入代碼翻譯成2n個輸出信號，即譯碼器有n位輸入、2n個輸出。圖3.19所示是3位二進制譯碼器示意圖，可以將輸入的3位二進制代碼，翻譯成8個輸出信號。由于有3位輸入、8個輸出，通常稱其為3線-8線譯碼器。

圖3.193位二進制譯碼器示意圖

第43頁/共95頁3.3.2二進制譯碼器2.集成譯碼器（1）74LS139

集成2線-4線譯碼器74LS139內(nèi)含有2個相同的譯碼器，其引腳排列、邏輯符號如圖3.20所示。其中：1～7腳為一個2線-4線譯碼器，9～15腳為另一個2線-4線譯碼器，每一個譯碼器有1個使能輸入端、2個二進制碼輸入端A1A0、4個輸出端Y3～Y0。圖3.20集成2線-4線譯碼器74LS139

第44頁/共95頁3.3.2二進制譯碼器74LS139中，一個譯碼器的功能表如表3.13所示。第45頁/共95頁3.3.2二進制譯碼器

（2）74LS138

集成3線-8線譯碼器74LS138的引腳排列、邏輯符號如圖3.21所示。

圖3.21集成3線-8線譯碼器74LS138

第46頁/共95頁3.3.2二進制譯碼器74LS138的功能表如表3.14所示。

3個使能輸入端中，只要STA為低電平“0”或、中有一個為高電平“1”，譯碼器就禁止工作，輸出端為高電平“1”。只有STA為高電平“1”、為低電平“0”、電平“0”同時滿足時，譯碼器才可以工作，輸出由輸入的代碼決定。

第47頁/共95頁3.3.3二-十進制譯碼器

二-十進制譯碼器的功能是將BCD碼翻譯成10個輸出信號，對應于原編碼的輸入信號。由于有4位輸入、10個輸出，通常稱為4線-10線譯碼器。集成4線-10線譯碼器有74LS42，74LS43等。其中74LS42為8421BCD譯碼器，其引腳排列、邏輯符號如圖3.23所示。圖3.23集成4線-10線譯碼器74LS42第48頁/共95頁3.3.4顯示譯碼器

在數(shù)字電路中，經(jīng)常需要把數(shù)字、符號、文字等編碼后的代碼翻譯成人們熟悉的形式直觀地顯示出來。能夠實現(xiàn)顯示譯碼的組合邏輯電路稱為顯示譯碼器。通常，需要顯示譯碼時，電路由兩部分組成：一部分是顯示器件，另一部分是譯碼器件。第49頁/共95頁3.3.4顯示譯碼器1.任務描述（1）按圖3.24所示連接電路，檢查無誤后接通電源。

圖3.24顯示譯碼演示電路

第50頁/共95頁3.3.4顯示譯碼器

（2）閉合開關S1～S4，觀察數(shù)碼管的顯示情況，記錄觀察到的結果。（3）斷開開關S4，觀察數(shù)碼管的顯示情況，記錄觀察到的結果。（4）閉合開關S4、斷開開關S3，觀察數(shù)碼管的顯示情況，記錄觀察到的結果。（5）斷開開關S4、斷開開關S3，觀察數(shù)碼管的顯示情況，記錄觀察到的結果。（6）依次類推，觀察數(shù)碼管的顯示情況，記錄觀察到的結果。第51頁/共95頁3.3.4顯示譯碼器

圖3.25所示是開關S1、S2閉合，開關S3、S4斷開時，觀察到的現(xiàn)象。圖3.25閉合S1、S2，斷開S3、S4時觀察到的現(xiàn)象

第52頁/共95頁3.3.4顯示譯碼器2.顯示器件顯示器件用來顯示所需的數(shù)字、符號、文字等。顯示器件有多種，常用的有LED數(shù)碼管（顯示數(shù)字）、LED陣列（顯示符號、文字）等，如圖3.26所示。（a）LED數(shù)碼管

（b）LED陣列

圖3.26顯示器件

第53頁/共95頁3.3.4顯示譯碼器

（1）LED數(shù)碼管

LED數(shù)碼管有共陽極、共陰極兩種。共陽極數(shù)碼管內(nèi)7段發(fā)光二極管的正極連接在一起后，引出一個引腳，7段發(fā)光二極管的負極分別引出一個引腳，各引腳的排列和內(nèi)部連接示意圖如圖3.28所示。

圖3.28共陽極LED數(shù)碼管

第54頁/共95頁3.3.4顯示譯碼器

共陰極數(shù)碼管內(nèi)7段發(fā)光二極管的負極連接在一起后，引出一個引腳，7段發(fā)光二極管的正極分別引出一個引腳，各引腳的排列和內(nèi)部連接示意圖如圖3.29所示。圖3.29共陰極LED數(shù)碼管第55頁/共95頁3.3.4顯示譯碼器

（2）LED陣列圖3.26（b）所示的LED陣列由8×8個發(fā)光二極管組成。其中：每一行的8個發(fā)光二極管正極（或負極）連接在一起，引出一個電極；每一列的8個發(fā)光二極管負極（或正極）連接在一起，引出一個電極。當在行、列電極之間加上適當?shù)碾妷簳r，行、列交差位置的發(fā)光二極管被點亮發(fā)光。通過選擇點亮相應的發(fā)光二極管，就可組成所需顯示的文字、符號等。

第56頁/共95頁3.3.4顯示譯碼器3.顯示譯碼器顯示譯碼器需要與顯示器件配合才能實現(xiàn)顯示譯碼功能。與LED數(shù)碼管配合，實現(xiàn)顯示譯碼功能的常用顯示譯碼器有74LS47、74LS247、74LS48等。由于有4位輸入、7個輸出，通常稱為4線-7線譯碼器。

第57頁/共95頁3.3.4顯示譯碼器

（1）74LS24774LS47、74LS247的引腳排列如圖3.30所示，它們的區(qū)別只是顯示“6”、“9”的字形不同。圖3.304線-7線譯碼器74LS247

第58頁/共95頁3.3.4顯示譯碼器74LS247的功能表如表3.17所示。

第59頁/共95頁3.3.4顯示譯碼器

（2）74LS4874LS48的引腳排列和邏輯符號如圖3.31所示。圖3.314線-7線譯碼器74LS48

第60頁/共95頁3.3.4顯示譯碼器74LS48為高電平輸出顯示譯碼器，需要與共陰極數(shù)碼管配對使用，應用電路如圖3.32所示。圖中，開關S3、S2、S1、S0用于設置8421BCD碼輸入。圖3.3274LS48應用電路

第61頁/共95頁3.4加法器及應用

能夠實現(xiàn)二進制數(shù)相加的組合邏輯電路稱為加法器。根據(jù)進位方式的不同，加法器可分為串行進位加法器和超前進位加法器。第62頁/共95頁3.4.1任務描述

1.按圖3.34所示連接電路，檢查無誤后接通電源。圖3.34二進制數(shù)加演示電路

第63頁/共95頁3.4.1任務描述2.閉合開關S1、S2、S3，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

3.斷開開關S3，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

4.斷開開關S2，閉合開關S3，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

5.斷開開關S2、S3，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。

6.斷開開關S1，閉合開關S2、S3，并依次類推，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結果。第64頁/共95頁3.4.1任務描述

圖3.35所示是開關S1、S2、S3斷開時，觀察到的現(xiàn)象。圖3.35開關S1、S2、S3斷開時觀察到的現(xiàn)象

第65頁/共95頁3.4.2加法器1.加法器的基本功能

1位二進制數(shù)加真值表如表3.20所示。第66頁/共95頁3.4.2加法器

由表3.20可寫出Si、Ci的邏輯表達式為

上式改寫為

這2個表達式是搭建圖3.34所示電路的依據(jù)。第67頁/共95頁3.4.2加法器

通常，將能夠實現(xiàn)2個1位二進制數(shù)及低位來的進位相加的組合邏輯電路稱為全加器，其邏輯符號如圖3.36所示。圖3.36全加器的邏輯符號

將多個全加器依次級聯(lián)，便構成了串行進位加法器，如圖3.37所示。圖3.374位串行進位加法器

第68頁/共95頁3.4.2加法器

串行進位加法器電路簡單，連接方便。但由于必須在低位的進位產(chǎn)生并送到高位后，才能在高位得到相加的結果，因此，運算速度較慢。

為了提高加法運算速度，可采用超前進位的方式。構成超前進位加法器的基本思路是：根據(jù)各位的輸入，同時預先產(chǎn)生每一個的進位，而不需要等到低位的進位送來后才產(chǎn)生。這種結構提高了運算速度，但增加了電路的復雜性。當位數(shù)較多時，通常采用分組的方式將多位二進制數(shù)每4位分為1組，組內(nèi)采用超前進位，組與組之間采用串行進位。

第69頁/共95頁3.4.2加法器2.集成加法器集成加法器有超前進位加法器74LS283、串行進位加法器74LS183等。

（1）74LS28374LS283是4位超前進位加法器，引腳排列、邏輯符號如圖3.38所示。

圖3.384位超前進位加法器74LS283第70頁/共95頁3.4.2加法器

（2）74LS18374LS183內(nèi)含有2個獨立的1位二進制加法器，引腳排列如圖3.40所示。其中1、3、4、5、6腳構成1個加法器，8、10、11、12、13腳構成1個加法器，14腳接供電電源，7腳接地。

圖3.4074LS183的引腳排列

第71頁/共95頁3.4.3加法器的應用

數(shù)字電路中，加、減、乘、除四則運算都可以用加法器來實現(xiàn)。加法器與移位寄存器配合，可實現(xiàn)乘、除運算。圖3.42所示是用74LS283和邏輯門配合實現(xiàn)不帶符號的4位二進制數(shù)相減邏輯電路。圖3.424位二進制數(shù)減邏輯電路第72頁/共95頁3.4.3加法器的應用

該電路設計的依據(jù)是：兩個二進制數(shù)相減，等于被減數(shù)與減數(shù)每一位取反后相加，再加1。減數(shù)的每一位取反，用異或門實現(xiàn)。由異或表達式Y=A⊕B＝+可知，若取A=1，則Y=，因此將異或門的A輸入端接1，其輸出端就是B取反。最后的加1，采用將低位的進位設置為1來實現(xiàn)。第73頁/共95頁3.5數(shù)據(jù)選擇器及應用

在選擇控制信號（地址碼）控制下，能夠實現(xiàn)從多個輸入數(shù)據(jù)中選擇一個數(shù)據(jù)傳送到輸出端的組合邏輯電路，稱為數(shù)據(jù)選擇器。數(shù)據(jù)選擇器又稱為“多路開關”，根據(jù)輸入數(shù)據(jù)的個數(shù)，分為2選1、4選1、8選1數(shù)據(jù)選擇器等。第74頁/共95頁3.5.1任務描述

1.按圖3.43所示連接電路，檢查無誤后接通電源。

圖3.434選1數(shù)據(jù)選擇演示電路第75頁/共95頁3.5.1任務描述

2.閉合DIP2開關的S2、S1，任意設置DIP1開關的S4、S3、S2，分別閉合、斷開DIP1開關的S1，觀察發(fā)光二極管的發(fā)光情況；改變DIP1開關的S4、S3、S2設置，觀察發(fā)光二極管發(fā)光情況的變化；記錄觀察到的結果。

3.閉合DIP2開關的S2，斷開DIP2開關的S1，任意設置DIP1開關的S4、S3、S1，分別閉合、斷開DIP1開關的S2，觀察發(fā)光二極管的發(fā)光情況；改變DIP1開關的S4、S3、S1設置，觀察發(fā)光二極管發(fā)光情況的變化；記錄觀察到的結果。第76頁/共95頁3.5.1任務描述4.斷開DIP2開關的S2，閉合DIP2開關的S1，任意設置DIP1開關的S4、S2、S1，分別閉合、斷開DIP1開關的S3，觀察發(fā)光二極管的發(fā)光情況；改變DIP1開關的S4、S2、S1設置，觀察發(fā)光二極管發(fā)光情況的變化；記錄觀察到的結果。

5.斷開DIP2開關的S2、S1，任意設置DIP1開關的S3、S2、S1，分別閉合、斷開DIP1開關的S4，觀察發(fā)光二極管的發(fā)光情況；改變DIP1開關的S3、S2、S1設置，觀察發(fā)光二極管發(fā)光情況的變化；記錄觀察到的結果。第77頁/共95頁3.5.1任務描述

圖3.44所示是DIP2開關的S2斷開、S1閉合時，觀察到的現(xiàn)象。（b）DIP1的S3斷開、其他任意

（a）DIP1的S3閉合、其他任意

圖3.44DIP2的S2斷開、S1閉合時觀察到的現(xiàn)象

第78頁/共95頁3.5.2數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器的基本功能

4選1數(shù)據(jù)選擇器的真值表如表3.23所示。第79頁/共95頁3.5.2數(shù)據(jù)選擇器

由表3.23所示的真值表可知，數(shù)據(jù)選擇器在地址碼A1A0控制下，可以實現(xiàn)從4個輸入數(shù)據(jù)D3、D2、D1、D0中選擇1個數(shù)據(jù)傳送到輸出端Y。這種關系可以用圖3.45所示的示意圖來形象描述。圖3.454選1數(shù)據(jù)選擇器示意圖

第80頁/共95頁3.5.2數(shù)據(jù)選擇器2.集成數(shù)據(jù)選擇器在實際應用中，數(shù)據(jù)選擇器制成了集成邏輯部件，常用的有74LS157（2選1）、74LS153（4選1）、74LS151（8選1）、74LS253（3態(tài)4選1）、CD4512（CMOS，8選1）等。第81頁/共95頁3.5.2數(shù)據(jù)選擇器

（1）74LS15374LS153是一款集成雙4選1數(shù)據(jù)選擇器，其引腳排列、邏輯符號如圖3.46所示。其中2、14腳為公用地址碼輸入端，1、3、4、5、6、7腳構成1個4選1數(shù)據(jù)選擇器，9、10、11、12、13、15腳構成1個4選1數(shù)據(jù)選擇器，16腳接供電電源；8腳接地。圖3.46雙4選1數(shù)據(jù)選擇器74LS153第82頁/共95頁3.5.2數(shù)據(jù)選擇器

74LS153的功能表如表3.24所示。

74LS253的引腳排列、基本邏輯功能與74LS153相同。不同的是：使能輸入端=1時，74LS253的輸出為高阻態(tài)。

第83頁/共95頁3.5.2數(shù)據(jù)選擇器

（2）74LS15174LS151是集成8選1數(shù)據(jù)選擇器，其引腳排列、邏輯符號如圖3.47所示。

圖3.478選1數(shù)據(jù)選擇器74LS151第84頁/共95頁3.5.2數(shù)據(jù)選擇器（3）CD4512CD4512是CMOS集成8選1數(shù)據(jù)選擇器，其引腳排列、邏輯符號如圖3.48所示。圖3.48CMOS集成8選1數(shù)據(jù)選擇器CD4512第85頁/共95頁3.5.3數(shù)據(jù)選擇器的應用

數(shù)據(jù)選擇器的應用比較靈活，可以用來設計控制電路、也可以用來實現(xiàn)各種邏輯函數(shù)。圖3.49所示是用8選1數(shù)據(jù)選擇器設計的路燈控制電路，能夠在4個不同地點獨立地實現(xiàn)開燈和關燈。圖3.49路燈控制電路

第86頁/共95頁3.5.3數(shù)據(jù)選擇器的應用

該電路的設計過程如下。

1.列真值表設4個不同地點的控制開關分別為S1、S2、S3、S4，且為觸摸開關。沒有觸摸時，輸入為0；觸摸時，輸入為1。根據(jù)控制要求：當4個觸摸開關觸摸的總次數(shù)為奇數(shù)次時，輸出為1，開燈；當4個觸摸開關觸摸的總次數(shù)為偶數(shù)次時，輸出為0，關燈。于是，控