半導(dǎo)體封裝劃片工藝及優(yōu)化

在一個晶圓上，通常有幾百個至數(shù)千個芯片連在一起。它們之間留有80um至150um的間隙，此間隙被稱之為劃片街區(qū)(SawStreet)。將每一個具有獨立電氣性能的芯片分離出來的過程叫做劃片或切割(DicingSaw)。目前，機(jī)械式金剛石切割是劃片工藝的主流技術(shù)。在這種切割方式下，金剛石刀片(DiamondBlade)以每分鐘3萬轉(zhuǎn)到4萬轉(zhuǎn)的高轉(zhuǎn)速切割晶圓的街區(qū)部分，同時，承載著晶圓的工作臺以一定的速度沿刀片與晶圓接觸點的切線方向呈直線運動，切割晶圓產(chǎn)生的硅屑被去離子水(DIwater)沖走。依能夠切割晶圓的尺寸，目前半導(dǎo)體界主流的劃片機(jī)分8英寸和12英寸劃片機(jī)兩種。晶圓劃片工藝的重要質(zhì)量缺陷的描述崩角(Chipping)因為硅材料的脆性，機(jī)械切割方式會對晶圓的正面和背面產(chǎn)生機(jī)械應(yīng)力，結(jié)果在芯片的邊緣產(chǎn)生正面崩角(FSC-FrontSideChipping)及背面崩角(BSC?BackSideChipping)。正面崩角和背面崩角會降低芯片的機(jī)械強(qiáng)度，初始的芯片邊緣裂隙在后續(xù)的封裝工藝中或在產(chǎn)品的使用中會進(jìn)一步擴(kuò)散，從而可能引起芯片斷裂，導(dǎo)致電性失效。另外，如果崩角進(jìn)入了用于保護(hù)芯片內(nèi)部電路、防止劃片損傷的密封環(huán)(SealRing)內(nèi)部時，芯片的電氣性能和可靠性都會受到影響。封裝工藝設(shè)計規(guī)則限定崩角不能進(jìn)入芯片邊緣的密封圈。如果將崩角大小作為評核晶圓切割質(zhì)量/能力的一個指標(biāo)，則可用公式來計算晶圓切割能力指數(shù)(Cpk)(圖1)。ScribeWCpk=[(D^FSCave)/(3XwScribeWCpk=[(D^FSCave)/(3Xw)]*D=(ScribeWidth-KerfWidth)/2*FSC：Frontchipping?"chip:StdevofFSCm!劃片能力指數(shù)的計算DI、D2代表劃片街區(qū)中保留完整的部分，F(xiàn)SC是指正面崩角的大小。依照封裝工藝設(shè)計規(guī)則，DI、D2的最小值可以為0，允許崩角存在的區(qū)域?qū)挾菵為（街區(qū)寬度-刀痕寬度）/2,為DI、D2的平均值，為DI、D2的方差。依統(tǒng)計學(xué)原理，對于一個合格的劃片工藝而言,其切割能力指數(shù)應(yīng)大于1.5。分層與剝離(Delamination&Peeling)由于低kILD層獨特的材料特性，低k晶圓切割的失效模式除了崩角缺陷外，芯片邊緣的金屬層與ILD層的分層和剝離是另一個主要缺陷（圖2）。對于低k晶圓切割質(zhì)量評估，除了正面崩角和背面崩角以外，根據(jù)實驗數(shù)據(jù)和可靠性結(jié)果，規(guī)定了下述切割質(zhì)量指標(biāo)：（1）銅密封環(huán)不允許出現(xiàn)斷裂，分層或其他任何（在200倍顯微鏡下）可見的損傷。（2）在劃片街區(qū)上出現(xiàn)金屬與ILD層的分層是允許的，只要這種分層能止步于銅密封環(huán)外。

在芯片的頂角區(qū)域的金屬/ILD層不允許出現(xiàn)分層或損傷，唯一的例外是有封裝可靠性數(shù)據(jù)證明在某種特定的芯片設(shè)計／封裝結(jié)構(gòu)的組合下芯片的頂角區(qū)域的損傷可以接受。圖3給出了低k晶圓切割質(zhì)量拒收標(biāo)準(zhǔn)的示例。卩eelingnottouthingedgeseal.AccepidtJe.FridgenotdamageedgesealAcceptableFridgeSdelaminatioristdiecomerUnaccepidblePeelingdamagingedgeseal.卩eelingnottouthingedgeseal.AccepidtJe.FridgenotdamageedgesealAcceptableFridgeSdelaminatioristdiecomerUnaccepidblePeelingdamagingedgeseal.Unaccefidble.圖3 K晶園陰割質(zhì)梃范收標(biāo)準(zhǔn)的示例影響晶圓劃片質(zhì)量的重要因素劃片工具，材料及劃片參數(shù)劃片工具和材料主要包括：劃片刀(Dicingblade)、承載薄膜(Mountingtape),劃片參數(shù)主要包括：切割模式、切割參數(shù)(步進(jìn)速度、刀片轉(zhuǎn)速、切割深度等)。對于由不同的半導(dǎo)體工藝制作的晶圓需要進(jìn)行劃片工具的選擇和參數(shù)的優(yōu)化，以達(dá)到最佳的切割質(zhì)量和最低的切割成本。切割街區(qū)的測試圖案在晶圓的制造過程中，為了獲得較高的成品率、較低的制造成本和穩(wěn)定的工藝制程，每步工藝都處于嚴(yán)格的監(jiān)控下。因此，測試圖案被設(shè)計出來并對其進(jìn)行監(jiān)測，以確保關(guān)鍵參數(shù)如電參數(shù)、制程精度如ILD層/金屬層的淀積厚度、掩膜對準(zhǔn)精度及金屬線寬容差等滿足設(shè)計要求。通常有3種方式來實現(xiàn)晶圓工藝制程監(jiān)控：離線測試,這種測試將所有的測試圖案放入被稱為“工藝確認(rèn)晶圓”(PVW?ProcessValidationWafer)的特別設(shè)計的晶圓上。優(yōu)點是可以包括所有需要測試的圖案，因而可以執(zhí)行一個全面的工藝制程監(jiān)控；缺點是高成本和費時。它通常應(yīng)用在產(chǎn)品的研發(fā)初期。當(dāng)產(chǎn)品技術(shù)日趨成熟后,這種測試方法會被其他的測試方法所取代。測試芯片插入法。所有的測試圖案被放入測試芯片內(nèi)，這些測試芯片被安放在晶圓上的不同區(qū)域。測試芯片的數(shù)目和位置取決于晶圓制造技術(shù)的復(fù)雜度。優(yōu)點是它是一種實時監(jiān)控。如果某種致命的缺陷發(fā)生在晶圓制造流程的早期，就可以避免由于整個晶圓報廢而帶來的損失。這種測試方法的缺點是它占用了寶貴的硅片資源，尤其是當(dāng)單個芯片尺寸較大而PDPW(PotentialDiePerWafer)數(shù)目較小的時候。01Prorn<nkandCO劃片街區(qū)上的測試圖案01Prorn<nkandCO劃片街區(qū)上的測試圖案sgdcPalter^SSS番叵|_訂面昭周邊測試，測試圖案被放置在劃