第20講數(shù)模轉(zhuǎn)換器

第20講數(shù)模轉(zhuǎn)換器第一頁，共63頁。第10章數(shù)模與模數(shù)轉(zhuǎn)換器10.1集成數(shù)模轉(zhuǎn)換器10.2集成模數(shù)轉(zhuǎn)換器第二頁，共63頁。10.1數(shù)模轉(zhuǎn)換器10.1.1數(shù)模轉(zhuǎn)換的基本概念數(shù)模轉(zhuǎn)換器的原理框圖如圖10.1.1所示。其中D（Dn-1Dn-2...D1D0）為輸入的n位二進(jìn)制數(shù)，SA為輸出的模擬信號（模擬電壓UA或模擬電流IA），UREF為實(shí)現(xiàn)數(shù)/模轉(zhuǎn)換所必需的參考電壓（也稱基準(zhǔn)電壓）UREF，它們?nèi)咧g滿足如下比例關(guān)系：SA=KDUREF式中，K為比例系數(shù)，不同的DAC有各自不同的K值；D為輸入的n位二進(jìn)制數(shù)所對應(yīng)的十進(jìn)制數(shù)值。(10.1.1)第三頁，共63頁。圖10.1.1DAC的原理框圖第四頁，共63頁。如果假設(shè)(10.1.2)則式10.1.1可變?yōu)?10.1.3)另外必須指出，n位二進(jìn)制代碼有2n種不同的組合，從而對應(yīng)有2n個(gè)模擬電壓（或電流）值，所以嚴(yán)格地講DAC的輸出并非真正的模擬信號，而是時(shí)間連續(xù)、幅度離散的信號。第五頁，共63頁。一個(gè)n位D/A轉(zhuǎn)換電路的結(jié)構(gòu)框圖如圖10.1.2所示，它主要由輸入數(shù)碼寄存器、數(shù)控模擬開關(guān)、電阻解碼網(wǎng)絡(luò)、求和電路、參考電壓及邏輯控制電路組成。輸入的數(shù)字信號可以串行或并行方式輸入；數(shù)字信號輸入后首先存儲(chǔ)在輸入寄存器內(nèi)，寄存器并行輸出的每一位驅(qū)動(dòng)一個(gè)數(shù)控模擬開關(guān)，使電阻解碼網(wǎng)絡(luò)將每一位數(shù)碼翻譯成相應(yīng)大小的模擬量，并送給求和電路；求和電路將各位數(shù)碼所代表的模擬量相加便得到與數(shù)字量相對應(yīng)的模擬量。DAC的核心電路是電阻解碼網(wǎng)絡(luò)，下面將主要介紹電阻解碼網(wǎng)絡(luò)這部分電路的工作原理。第六頁，共63頁。圖10.1.2D/A轉(zhuǎn)換器的結(jié)構(gòu)框圖輸入數(shù)碼寄存器數(shù)控模擬開關(guān)電阻解碼網(wǎng)絡(luò)求和電路邏輯控制電路參考電壓模擬輸出n位數(shù)字量輸入第七頁，共63頁。10.1.2常用數(shù)模轉(zhuǎn)換技術(shù)1.權(quán)電阻網(wǎng)絡(luò)DAC電路圖10.1.3所示是4位權(quán)電阻網(wǎng)絡(luò)DAC電路的原理圖，該電路由四部分構(gòu)成：圖10.1.3權(quán)電阻網(wǎng)絡(luò)DAC電路原理圖第八頁，共63頁。①權(quán)電阻網(wǎng)絡(luò)。該電阻網(wǎng)絡(luò)由四個(gè)電阻構(gòu)成，它們的阻值分別與輸入的四位二進(jìn)制數(shù)一一對應(yīng)，滿足以下關(guān)系：Ri=2n-1-iR（10.1.4）式中，n為輸入二進(jìn)制數(shù)的位數(shù)，Ri為與二進(jìn)制數(shù)Di位相對應(yīng)的電阻值，而2i則為Di位的權(quán)值，所以可以看出二進(jìn)制數(shù)的某一位所對應(yīng)的電阻的大小與該位的權(quán)值成反比，這就是權(quán)電阻網(wǎng)絡(luò)名稱的由來。例如在圖10.1.3中，最高位D3所對應(yīng)的電阻R3=R。第九頁，共63頁。②模擬開關(guān)。每一個(gè)電阻都有一個(gè)單刀雙擲的模擬開關(guān)與其串聯(lián)，4個(gè)模擬開關(guān)的狀態(tài)分別由4位二進(jìn)制數(shù)碼控制。當(dāng)Di=0時(shí)，開關(guān)Si打到右邊，使電阻Ri接地；當(dāng)Di=1時(shí)，開關(guān)Si打到左邊，使電阻Ri接UREF。③基準(zhǔn)電壓源UREF。作為A/D轉(zhuǎn)換的參考值，要求其準(zhǔn)確度高、穩(wěn)定性好。④求和放大器。通常由運(yùn)算放大器構(gòu)成，并接成反相放大器的形式。第十頁，共63頁。為了簡化分析，在本章中將運(yùn)算放大器近似看成是理想的放大器，即它的開環(huán)放大倍數(shù)為無窮大，輸入電流為零（輸入電阻無窮大），輸出電阻為零。由于N點(diǎn)為虛地，當(dāng)Di=0時(shí)，相應(yīng)的電阻Ri上沒有電流；當(dāng)Di=1時(shí)，電阻Ri上有電流流過，大小為Ii=UREF/Ri。根據(jù)疊加原理，對于任意輸入的一個(gè)二進(jìn)制(D3D2D1D0)2，應(yīng)有(10.1.5)第十一頁，共63頁。求和放大器的反饋電阻RF=R/2，則輸出電壓UO為推廣到n位權(quán)電阻網(wǎng)絡(luò)DAC電路，可得(10.1.6)(10.1.7)由式10.1.6和式10.1.7可以看出，權(quán)電阻網(wǎng)絡(luò)電路的輸出電壓和輸入數(shù)字量之間的關(guān)系與式10.1.3的描述完全一致。這里的比例系數(shù)K=-1/2n，即輸出電壓與基準(zhǔn)電壓的極性相反。第十二頁，共63頁。權(quán)電阻網(wǎng)絡(luò)DAC電路的優(yōu)點(diǎn)是結(jié)構(gòu)簡單，所用的電阻個(gè)數(shù)比較少。它的缺點(diǎn)是電阻的取值范圍太大，這個(gè)問題在輸入數(shù)字量的位數(shù)較多時(shí)尤其突出。例如當(dāng)輸入數(shù)字量的位數(shù)為12位時(shí)，最大電阻與最小電阻之間的比例達(dá)到2048∶1，要在如此大的范圍內(nèi)保證電阻的精度，對于集成DAC的制造是十分困難的。第十三頁，共63頁。2.T型電阻網(wǎng)絡(luò)DAC電路圖10.1.4所示為4位T型電阻網(wǎng)絡(luò)DAC電路的原理圖，它克服了權(quán)電阻網(wǎng)絡(luò)DAC電路的缺點(diǎn)，無論DAC有多少位，電阻網(wǎng)絡(luò)中只有R和2R兩種電阻，但電阻的個(gè)數(shù)卻比相同位數(shù)的權(quán)電阻網(wǎng)絡(luò)DAC增加了一倍。T型電阻網(wǎng)絡(luò)DAC電路也由四部分構(gòu)成，它們是：R-2R電阻網(wǎng)絡(luò)、單刀雙擲模擬開關(guān)（S0、S1、S2和S3）、基準(zhǔn)電壓ＵREF和求和放大器。第十四頁，共63頁。圖10.1.4T型電阻網(wǎng)絡(luò)DAC電路原理圖第十五頁，共63頁。4個(gè)模擬開關(guān)由4位二進(jìn)制數(shù)碼分別控制，當(dāng)Di=0時(shí)，對應(yīng)的開關(guān)Si打到右邊，使與之相串聯(lián)的2R電阻接地；當(dāng)Di=1時(shí)，開關(guān)Si打到左邊，使2R電阻接基準(zhǔn)電壓UREF。該電路在結(jié)構(gòu)上有以下特點(diǎn)：①如果不考慮基準(zhǔn)電壓源UREF的內(nèi)阻，那么無論模擬開關(guān)的狀態(tài)如何，從T型電阻網(wǎng)絡(luò)的節(jié)點(diǎn)（P0、P1、P2、P3）向左、向右或向下看的等效電阻都等于2R，則從運(yùn)算放大器的虛地點(diǎn)N向左看去，T型電阻網(wǎng)絡(luò)的等效電阻等于3R。②當(dāng)任意一位Di=1，其余位Dj=0時(shí)，我們可以根據(jù)圖10.1.5所示的等效電路，計(jì)算出流過該2R電阻支路的電流Ii=UREF/3R，并且這部分電流每流進(jìn)一個(gè)節(jié)點(diǎn)時(shí)，都會(huì)向另外兩個(gè)方向分流，分流系數(shù)為1/2。第十六頁，共63頁。圖10.1.5Pi節(jié)點(diǎn)等效電路第十七頁，共63頁。例如，當(dāng)只有D0=1時(shí)（即只有開關(guān)S0接UREF，其余的開關(guān)都接地），其等效電路如圖10.1.6所示?？梢钥闯?，經(jīng)S0流出的電流I0=ＵREF/3R，它要經(jīng)過四個(gè)節(jié)點(diǎn)的分流才能到達(dá)求和放大器。在每一節(jié)點(diǎn)處，由于向右和向下看的等效電阻都是2R，所以在每一節(jié)點(diǎn)分流時(shí)的分流系數(shù)都是1/2。因而，流向求和放大器的電流I0′應(yīng)為I0/24。第十八頁，共63頁。圖10.1.6模擬開關(guān)S0單獨(dú)作用時(shí)各個(gè)支路的電路第十九頁，共63頁。同理，當(dāng)D1、D2、D3各自單獨(dú)為1時(shí)，流向求和放大器的電流分別為：I1′=I1/23，I2′=I2/22，I3′=21

根據(jù)疊加原理，對任意輸入的一個(gè)二進(jìn)制數(shù)（D3D2D1D0)2，流向求和放大器的電流I∑應(yīng)為：(10.1.8)第二十頁，共63頁。求和放大器的反饋電阻RF=3R，則輸出電壓UO為:推廣到n位T型電阻網(wǎng)絡(luò)DAC電路，可得(10.1.9)(10.1.10)第二十一頁，共63頁。3.倒T型電阻網(wǎng)絡(luò)DAC電路圖10.1.7所示為4位倒T型電阻網(wǎng)絡(luò)DAC電路的原理圖，它同樣由R-2R電阻網(wǎng)絡(luò)、單刀雙擲模擬開關(guān)（S0、S1、S2和S3）、基準(zhǔn)電壓UREF和求和放大器四部分構(gòu)成。它與T型電阻網(wǎng)絡(luò)DAC電路的區(qū)別在于：①電阻網(wǎng)絡(luò)呈倒T型分布。②模擬開關(guān)的位置發(fā)生了變化。在T型電阻網(wǎng)絡(luò)DAC電路中，模擬開關(guān)位于基準(zhǔn)電壓源和電阻網(wǎng)絡(luò)之間，并在基準(zhǔn)電壓和地之間切換；而在倒T型電阻網(wǎng)絡(luò)DAC電路中，模擬開關(guān)位于電阻網(wǎng)絡(luò)和求和放大器之間，并在求和放大器的虛地N和地之間切換。當(dāng)Di=1時(shí)，Si接虛地；當(dāng)Di=0時(shí)，Si接地。第二十二頁，共63頁。圖10.1.7倒T型電阻網(wǎng)絡(luò)DAC電路原理圖第二十三頁，共63頁。分析倒T型電阻網(wǎng)絡(luò)，不難看出：無論模擬開關(guān)的狀態(tài)如何，從任何一個(gè)節(jié)點(diǎn)（P0、P1、P2、P3）向上或向左看去的等效電阻均為R。因此我們可以計(jì)算出基準(zhǔn)電壓源UREF的輸出電流I=UREF/R，并且每流經(jīng)一個(gè)節(jié)點(diǎn)時(shí)就產(chǎn)生1/2分流，則各支路的電流分別為：I0=I/24，I1=I/23，I2=I/22，I3=I/21。第二十四頁，共63頁。根據(jù)疊加原理，對于任意輸入的一個(gè)二進(jìn)制數(shù)(D3D2D1D0)2，流向求和放大器的電流IΣ應(yīng)為：求和放大器的反饋電阻RF=R，則輸出電壓UO為:(10.1.11)(10.1.12)第二十五頁，共63頁。與T型電阻網(wǎng)絡(luò)DAC電路相比，倒T型電阻網(wǎng)絡(luò)DAC電路的突出優(yōu)點(diǎn)在于：無論輸入信號如何變化，流過基準(zhǔn)電壓源、模擬開關(guān)以及各電阻支路的電流均保持恒定，電路中各節(jié)點(diǎn)的電壓也保持不變，這有利于提高DAC的轉(zhuǎn)換速度。再加上倒T型電阻網(wǎng)絡(luò)DAC電路只有兩種電阻值和它便于集成的優(yōu)點(diǎn)，使其成為目前集成DAC中應(yīng)用最多的轉(zhuǎn)換電路。推廣到n位T型電阻網(wǎng)絡(luò)DAC電路，可得(10.1.13)第二十六頁，共63頁。4.雙極性DAC電路偏移二進(jìn)制碼是在帶符號二進(jìn)制碼的基礎(chǔ)上加上一個(gè)偏移量得到的。n位二進(jìn)制數(shù)D的偏移二進(jìn)制碼為DB=DC＋2n (10.1.14)式中2n就是偏移量，DC是n位二進(jìn)制數(shù)D的補(bǔ)碼。例如一個(gè)正的3位二進(jìn)制數(shù)D=(+110)2，其補(bǔ)碼為(0110)2，則對應(yīng)的偏移二進(jìn)制碼為：DB=(0110)2+(1000)2=(1110)2若D=(-110)2，其補(bǔ)碼為(1010)2，則對應(yīng)的偏移二進(jìn)制碼為：DB=(1010)2+(1000)2=(0010)2第二十七頁，共63頁。表10.1.1無符號二進(jìn)制數(shù)、偏移二進(jìn)制碼和補(bǔ)碼對應(yīng)的輸出第二十八頁，共63頁。圖10.1.8偏移二進(jìn)制輸入的倒T型電阻網(wǎng)絡(luò)雙極性DAC電路原理圖I2I1I02RS0S1S2(LSB)D1D22R2R2RP0RP1RP2RFNUoIΣ－UREFD0IIBUB－＋A(MSB)RB第二十九頁，共63頁。從表10.1.1中可以看出，為了得到應(yīng)該輸出的電壓，只要保證輸入D2D1D0=100時(shí)輸出電壓UO=0即可。為此，在求和放大器的輸入端增加了偏移電壓UB和偏移電阻RB。根據(jù)圖10.1.8所示電路，為了使輸入D2D1D0=100時(shí)輸出電UO=0，電流IΣ和偏移電流IB之和必須為零，則有：偏移電壓源和基準(zhǔn)電壓源的極性相反。當(dāng)UREF為正電源時(shí)，輸出電壓和輸入偏移二進(jìn)制碼的極性一致；當(dāng)UREF為負(fù)電源時(shí)，輸出電壓和輸入偏移二進(jìn)制碼的極性相反。(10.1.15)第三十頁，共63頁。10.1.3集成DAC的主要技術(shù)指標(biāo)1.最小輸出電壓ULSB和滿量程輸出電壓UFSR最小輸出電壓ULSB是指輸入數(shù)字量只有最低位為1時(shí)，DAC所輸出的模擬電壓的幅度?；蛘哒f，就是當(dāng)輸入數(shù)字量的最低位的狀態(tài)發(fā)生變化時(shí)（由0變成1或由1變成0），所引起的輸出模擬電壓的變化量。對于n位DAC電路，最小輸出電壓ULSB為：(10.1.16)第三十一頁，共63頁。滿量程輸出電壓UFSR定義為：輸入數(shù)字量的所有位均為1時(shí)，DAC輸出模擬電壓的幅度。有時(shí)也把UFSR稱為最大輸出電壓Umax。對于n位DAC電路，滿量程輸出電壓UFSR為：對于電流輸出的DAC，則有ILSB和IFSR兩個(gè)概念，其含義與ULSB和UFSR相對應(yīng)。有時(shí)也將ULSB和ILSB簡稱為LSB，將UFSR和IFSR簡稱為FSR（FullScaleRange）。(10.1.17)第三十二頁，共63頁。2.轉(zhuǎn)換精度D/A轉(zhuǎn)換器的轉(zhuǎn)換精度通常用分辨率和轉(zhuǎn)換誤差來描述。1）分辨率分辨率是指DAC能夠分辨最小電壓的能力，它是D/A轉(zhuǎn)換器在理論上所能達(dá)到的精度，我們將其定義為DAC的最小輸出電壓和最大輸出電壓之比，即顯然，DAC的位數(shù)n越大，分辨率越高。正因?yàn)槿绱耍趯?shí)際的集成DAC產(chǎn)品的參數(shù)表中，有時(shí)直接將2n或n作為DAC的分辨率。例如：8位DAC的分辨率為28或8位。(10.1.18)第三十三頁，共63頁。2）轉(zhuǎn)換誤差由于DAC的各個(gè)環(huán)節(jié)在參數(shù)和性能上與理論值之間不可避免地存在著差異，所以它在實(shí)際工作中并不能達(dá)到理論上的精度。轉(zhuǎn)換誤差就是用來描述DAC輸出模擬信號的理論值和實(shí)際值之間差別的一個(gè)綜合性指標(biāo)。DAC的轉(zhuǎn)換誤差一般有兩種表示方式：絕對誤差和相對誤差。所謂絕對誤差，就是實(shí)際值與理論值之間的最大差值，通常用最小輸出值LSB的倍數(shù)來表示。例如：轉(zhuǎn)換誤差為0.5LSB，表明輸出信號的實(shí)際值與理論值之間的最大差值不超過最小輸出值的一半。相對誤差是指絕對誤差與DAC滿量程輸出值FSR的比值，以FSR的百分比來表示。例如：轉(zhuǎn)換誤差為0.02%FSR，表示輸出信號的實(shí)際值與理論值之間的最大差值是滿量程輸出值的0.02%。由于轉(zhuǎn)換誤差的存在，轉(zhuǎn)換精度只講位數(shù)就是片面的，因?yàn)檗D(zhuǎn)換誤差大于1LSB時(shí)，理論精度就沒有意義了。第三十四頁，共63頁。造成DAC轉(zhuǎn)換誤差的原因有多種，如參考電壓UREF的波動(dòng)、運(yùn)算放大器的零點(diǎn)漂移、模擬開關(guān)的導(dǎo)通內(nèi)阻和導(dǎo)通壓降、電阻解碼網(wǎng)絡(luò)中電阻阻值的偏差等等。①比例系數(shù)誤差：是指由于DAC實(shí)際的比例系數(shù)與理想的比例系數(shù)之間存在偏差，而引起的輸出模擬信號的誤差，也稱為增益誤差或斜率誤差，如圖10.1.9所示。這種誤差使得DAC的每一個(gè)模擬輸出值都與相應(yīng)的理論值相差同一百分比，即輸入的數(shù)字量越大，輸出模擬信號的誤差也就越大。根據(jù)以上幾種DAC電路的分析可知，參考電壓UREF的波動(dòng)和運(yùn)算放大器的閉環(huán)增益偏離理論值是引起這種誤差的主要原因。第三十五頁，共63頁。圖10.1.93位DAC的比例系數(shù)誤差第三十六頁，共63頁。②失調(diào)誤差：也稱為零點(diǎn)誤差或平移誤差，它是指當(dāng)輸入數(shù)字量的所有位都為0時(shí)，DAC的輸出電壓與理想情況下的輸出電壓（應(yīng)為0）之差。造成這種誤差的原因是運(yùn)算放大器的零點(diǎn)漂移，它與輸入的數(shù)字量無關(guān)。這種誤差使得DAC實(shí)際的轉(zhuǎn)換特性曲線相對于理想的轉(zhuǎn)換特性曲線發(fā)生了平移（向上或向下），如圖10.1.10所示。第三十七頁，共63頁。圖10.1.103位DAC的失調(diào)誤差第三十八頁，共63頁。③非線性誤差：是指一種沒有一定變化規(guī)律的誤差，它既不是常數(shù)也不與輸入數(shù)字量成比例，通常用偏離理想轉(zhuǎn)換特性的最大值來表示。這種誤差使得DAC理想的線性轉(zhuǎn)換特性變?yōu)榉蔷€性，如圖10.1.11所示。造成這種誤差的原因有很多，如模擬開關(guān)的導(dǎo)通電阻和導(dǎo)通壓降不可能絕對為零，而且各個(gè)模擬開關(guān)的導(dǎo)通電阻也未必相同；再如電阻網(wǎng)絡(luò)中的電阻阻值存在偏差，各個(gè)電阻支路的電阻偏差以及對輸出電壓的影響也不一定相同等等，這些都會(huì)導(dǎo)致輸出模擬電壓的非線性誤差。第三十九頁，共63頁。圖10.1.113位DAC的非線性誤差第四十頁，共63頁。3．轉(zhuǎn)換速度通常用建立時(shí)間（SettingTime）和轉(zhuǎn)換速率來描述DAC的轉(zhuǎn)換速度。當(dāng)DAC輸入的數(shù)字量發(fā)生變化后，輸出的模擬量并不能立即達(dá)到所對應(yīng)的數(shù)值，它需要一段時(shí)間，我們將這段時(shí)間稱為建立時(shí)間。由于數(shù)字量的變化量越大，DAC所需要的建立時(shí)間越長，所以在集成DAC產(chǎn)品的性能表中，建立時(shí)間通常是指輸入數(shù)字量從全0突變到全1或從全1突變到全0開始，輸出模擬量進(jìn)入到規(guī)定的誤差范圍內(nèi)的時(shí)間。誤差范圍一般取±LSB/2。建立時(shí)間的倒數(shù)即為轉(zhuǎn)換速率，也就是每秒鐘DAC至少可進(jìn)行的轉(zhuǎn)換次數(shù)。第四十一頁，共63頁。10.1.4集成DAC芯片的選擇與使用1．DAC芯片的選擇原則目前，集成DAC技術(shù)發(fā)展很快，國內(nèi)外市場上的集成DAC產(chǎn)品有幾百種之多，性能各不相同，可以滿足不同要求的應(yīng)用場合。在選擇DAC芯片時(shí)，主要從以下幾個(gè)方面考慮：①DAC的轉(zhuǎn)換精度。這是DAC最重要的技術(shù)指標(biāo)，如前所述，應(yīng)該從DAC的位數(shù)（理論精度）和轉(zhuǎn)換誤差兩個(gè)方面綜合考慮。第四十二頁，共63頁。②DAC的轉(zhuǎn)換速度。按照建立時(shí)間的大小，DAC可以分成若干類。建立時(shí)間大于300μs的屬于低速型，目前已較少見；建立時(shí)間為10～300μs的屬于中速型；建立時(shí)間在0.01～10μs的為高速型；建立時(shí)間小于0.01μs的為超高速型。③輸入數(shù)字量的特征。輸入數(shù)字量的特征是指數(shù)字量的編碼方式（自然二進(jìn)制碼、補(bǔ)碼、偏移二進(jìn)制碼、BCD碼等）、數(shù)字量的輸入方式（串行輸入或并行輸入）以及邏輯電平的類型（TTL電平、CMOS電平或ECL電平等）。第四十三頁，共63頁。④輸出模擬量的特征。輸出模擬量的特征是指DAC是電壓輸出還是電流輸出，以及輸出模擬量的范圍。⑤工作環(huán)境要求。這里主要是指DAC的工作電壓、參考電源、工作溫度、功耗、封裝以及可靠性等性能要與應(yīng)用系統(tǒng)相適應(yīng)。第四十四頁，共63頁。2．DAC0832簡介DAC0832是由美國國家半導(dǎo)體公司（NSC）生產(chǎn)的8位D/A轉(zhuǎn)換器，芯片內(nèi)采用CMOS工藝。該器件可以直接與Z80、8051、8085等微處理器接口相連，是目前微機(jī)控制系統(tǒng)中常用的D/A轉(zhuǎn)換芯片。1）DAC0832的性能DAC0832的主要性能參數(shù)如下：①并行8位DAC；②TTL標(biāo)準(zhǔn)邏輯電平；第四十五頁，共63頁。③可單緩沖、雙緩沖或直通數(shù)據(jù)輸入；④單一電源供電5～15V；⑤參考電壓源-10～+10V；⑥轉(zhuǎn)換時(shí)間≤1μs;⑦線性誤差≤0.2%FSR;⑧功耗20mW;⑨工作溫度0～70℃。第四十六頁，共63頁。2）DAC0832的內(nèi)部結(jié)構(gòu)和引腳說明圖10.1.12是DAC0832的內(nèi)部結(jié)構(gòu)框圖，虛框外標(biāo)注的是外部引腳的標(biāo)號及名稱。圖上可以看出，電路由8位輸入鎖存器、8位D/A鎖存器、8位D/A轉(zhuǎn)換器、邏輯控制電路以及輸出電路的輔助元件Rfb（15kΩ）構(gòu)成。第四十七頁，共63頁。圖10.1.12DAC0832的內(nèi)部組成框圖第四十八頁，共63頁。①控制信號：CS、ILE、WR1這三個(gè)信號在一起配合使用，用于控制對輸入鎖存器的操作。CS為片選信號，低電平有效；ILE為輸入鎖存允許信號，高電平有效；WR1為輸入鎖存器的寫信號，低電平有效。只有當(dāng)CS、ILE、WR1同時(shí)有效時(shí)，輸入的數(shù)字量才能寫入輸入鎖存器，并在WR1的上升沿實(shí)現(xiàn)數(shù)據(jù)鎖存。XFER、WR2這兩個(gè)信號在一起配合使用，用于控制對D/A鎖存器的操作。XFER為傳送控制信號，低電平有效；WR2為D/A鎖存器的寫信號，低電平有效。只有當(dāng)XFER、WR2同時(shí)有效時(shí)，輸入鎖存器的數(shù)字量才能寫入到D/A鎖存器，并在WR2的上升沿實(shí)現(xiàn)數(shù)據(jù)鎖存。第四十九頁，共63頁。②輸入數(shù)字量:DI0～DI7是8位數(shù)字量輸入（自然二進(jìn)制碼），其中，DI0為最低位，DI7為最高位。③輸出模擬量:IOUT1是DAC輸出電流1。當(dāng)D/A鎖存器中的數(shù)據(jù)全為1時(shí)，IOUT1最大（滿量程輸出）；當(dāng)D/A鎖存器中的數(shù)據(jù)全為0時(shí)，IOUT1=0。IOUT2是DAC輸出電流2。IOUT2為一常數(shù)（滿量程輸出電流）與IOUT1之差，即IOUT1+IOUT2=滿量程輸出電流。第五十頁，共63頁。④電源、地:UREF：參考電壓源。DAC0832需要外接基準(zhǔn)電壓，在－10V～+10V范圍內(nèi)取值。UCC：工作電壓源。工作電壓的范圍為+5V～+15V，最佳工作狀態(tài)時(shí)用+15V。DGND、AGND分別為數(shù)字電路地和模擬電路地。所有數(shù)字電路的地線均接到DGND，所有模擬電路的地線均接到AGND，并且就近將DGND和AGND在一點(diǎn)且只能在一點(diǎn)短接，以減少干擾。第五十一頁，共63頁。⑤其它:Rfb為反饋電阻連線端。DAC0832為電流輸出型D/A轉(zhuǎn)換器，所以要獲得模擬電壓輸出時(shí)，需要外接運(yùn)算放大器，但運(yùn)算放大器的反饋電阻不需要外接，在芯片內(nèi)部已集成了一個(gè)15kΩ的反饋電阻。第五十二頁，共63頁。3）DAC0832的工作原理圖10.1.13DAC0832中的D/A轉(zhuǎn)換電路II7I6I5I02RS0S5S6S7(LSB)D5D6D72R2R2R2RP0RP5RP6RP7UoIOUT1UREFD0(MSB)RfbIOUT2DAC0832－＋A求和放大器(外接)…第五十三頁，共63頁。在圖10.1.13中，模擬開關(guān)Si受輸入數(shù)字量Di的控制。Di=0時(shí)，Si接地；Di=1時(shí)，Si接虛地。無論Si接地或是接虛地，電阻網(wǎng)絡(luò)中各支路的電流保持不變。由參考電壓源UREF流出的總電流I=UREF/R，并且該電流每經(jīng)過一個(gè)節(jié)點(diǎn)時(shí)都會(huì)進(jìn)行1/2分流，則各2R電阻支路的電流Ii=I/2n-i（n=8）。但是，隨著輸入數(shù)字量的不同，輸出電流IOUT1和IOUT2也不相同，不難求出(10.1.19)(10.1.20)(10.1.21)第五十四頁，共63頁。則外接求和放大器的輸出電壓為(10.1.22)在DAC0832中，通常R=Rfb≈15kΩ，所以(10.1.23)第五十五頁，共63頁?？梢?，輸出電壓在數(shù)值上與基準(zhǔn)電壓UREF的絕對值成正比，與輸入數(shù)字量成正比，極性與基準(zhǔn)電壓的極性相反。而基準(zhǔn)電壓UREF是可正可負(fù)的，所以可以在UREF端加一個(gè)交流電壓ui，從而，運(yùn)算放大器輸出電壓為(10.1.24)簡寫為uO=KuiD，其中D為輸入數(shù)字量所對應(yīng)的十進(jìn)制數(shù)。該式表明，輸出電壓在數(shù)值上正比于輸入電壓與數(shù)字量的乘積。我們把具有這種功能的DAC稱為乘法DAC。第五十六頁，共63頁。