數(shù)字電子線路

數(shù)字電子線路第1頁，共34頁，2023年，2月20日，星期六2、增強(qiáng)型MOSFET的開關(guān)特性vDSiD0BVDSVGS1VGS2VGS3VGS(th)可變電阻區(qū)恒流區(qū)擊穿區(qū)截止區(qū)○○○○GDSB（1）N溝道增強(qiáng)型MOSFET：（NMOS）DS斷開DS導(dǎo)通（幾百歐）第2頁，共34頁，2023年，2月20日，星期六○○○○GDSBDS導(dǎo)通（幾百歐）（2）P溝道增強(qiáng)型MOSFET：DS斷開注：PMOS的VGS(th)為負(fù)值第3頁，共34頁，2023年，2月20日，星期六+VDDSDASGY1、CMOS反相器的電路結(jié)構(gòu)CMOS電路Complementary-SymmetryMOS（互補(bǔ)對稱式MOS）（負(fù)載管）（驅(qū)動管）PMOS管NMOS管2.7.1CMOS反相器第4頁，共34頁，2023年，2月20日，星期六+VDDSDASGY2、工作原理PMOS管NMOS管假設(shè)：①

VA=0V，NMOS管截止；PMOS管導(dǎo)通；Y=“1”A=“0”第5頁，共34頁，2023年，2月20日，星期六+VDDSDASGY2、工作原理PMOS管NMOS管假設(shè)：①

VA=0V，NMOS管截止；PMOS管導(dǎo)通；Y=“1”A=“0”②

VA=VDD，A=“1”NMOS管導(dǎo)通；PMOS管截止；Y=“0”實(shí)現(xiàn)反相功能第6頁，共34頁，2023年，2月20日，星期六3、CMOS反相器的外部特性（1）電壓傳輸特性①閾值電壓：AY反相器截止反相器導(dǎo)通②轉(zhuǎn)折區(qū)變化率很大，接近理想開關(guān)。③輸入端噪聲容限大截止區(qū)轉(zhuǎn)折區(qū)導(dǎo)通區(qū)第7頁，共34頁，2023年，2月20日，星期六（2）電流傳輸特性①穩(wěn)態(tài)時(shí)，iD很小，靜態(tài)功耗很低。②狀態(tài)發(fā)生變化時(shí)，iD較大，動態(tài)功耗較大。第8頁，共34頁，2023年，2月20日，星期六（3）輸入伏安特性CMOS反相器輸入電壓的正常范圍是：在此輸入電壓范圍內(nèi)，（柵極不取電流）輸入保護(hù)電路（P81)：MOSFET具有很高的輸入阻抗，若輸入端存在漏電流，就會產(chǎn)生極高的壓降，致使SiO2層被擊穿，因此一般都加保護(hù)。第9頁，共34頁，2023年，2月20日，星期六（4）輸出特性低電平輸出特性：高電平輸出特性：灌電流負(fù)載拉電流負(fù)載第10頁，共34頁，2023年，2月20日，星期六（5）傳輸延遲特性由于CMOS電路具有互補(bǔ)對稱的性質(zhì)，因此其導(dǎo)通延遲時(shí)間和截止延遲時(shí)間是相等的，平均傳輸延遲時(shí)間小于10ns。CMOS反相器驅(qū)動其他MOS器件時(shí)，負(fù)載的輸入阻抗是電容性的，在輸出發(fā)生狀態(tài)轉(zhuǎn)換時(shí)，存在電容的充放電過程，這是影響其工作速度的主要原因。tpHL＝

tpLH第11頁，共34頁，2023年，2月20日，星期六2.7.3其他類型的CMOS門電路1、CMOS與非門+VDDAYT2T1BT3T4SSSSGGF=結(jié)構(gòu)特點(diǎn)：NMOS管串聯(lián)；PMOS管并聯(lián)n個(gè)輸入端的與非門，必有n個(gè)NMOS管串聯(lián)；

n個(gè)PMOS管并聯(lián)。①A、B當(dāng)中有一個(gè)或全為低時(shí)，T2、T4中有一個(gè)或全部截止，T1、T3中有一個(gè)或全部導(dǎo)通，輸出Y為高電平。②只有當(dāng)輸入A、B全為高時(shí)，T2和T4才會都導(dǎo)通，T1和T3才會都截止，輸出Y才為低電平。第12頁，共34頁，2023年，2月20日，星期六2、CMOS或非門+VDDBYT2T3AT4T1SSSSGGF=ABT1

T2

T3T4F工作原理:000110111000結(jié)構(gòu)特點(diǎn)：NMOS管并聯(lián)；PMOS管串聯(lián)n個(gè)輸入端的或非門，必有n個(gè)NMOS管并聯(lián)；

n個(gè)PMOS管串聯(lián)。輸出電阻第13頁，共34頁，2023年，2月20日，星期六+VDDBYT2T3AT4T1SSSSGGF=+VDDAYT2T1BT3T4SSSSGGF=存在缺陷：(1)輸出電阻的大小受輸入狀態(tài)影響；(2)輸出的高、低電平受輸入端數(shù)目的影響。輸入端數(shù)目增加,與非門串聯(lián)的驅(qū)動管增多,或非門串聯(lián)的負(fù)載管增多,使總的導(dǎo)通電阻增加,致使與非門的UOL升高;或非門的UOH降低為規(guī)范電路的輸入和輸出邏輯電平，采用帶緩沖級結(jié)構(gòu)第14頁，共34頁，2023年，2月20日，星期六3、帶緩沖級的CMOS門電路在門電路的每個(gè)輸入端、輸出端各增設(shè)一級反相器，加進(jìn)的這些具有標(biāo)準(zhǔn)參數(shù)的反相器稱為緩沖器。與非門或非門緩沖器第15頁，共34頁，2023年，2月20日，星期六四、CMOS漏極開路門和三態(tài)輸出門電路（一）CMOS漏極開路（OD）門電路（OpenDrain）1.問題的提出在工程實(shí)踐中，往往需要“線與”&ABEF&CDG普通門電路能否“線與”？VDDAY1VDDBY2截止導(dǎo)通形成的低阻通路會產(chǎn)生很大的電流，極有可能導(dǎo)致器件的損毀不允許普通CMOS門電路輸出不能“線與”解決方法：采用OD門第16頁，共34頁，2023年，2月20日，星期六2.OD門的電路結(jié)構(gòu)和邏輯符號+VDDAYT2T1BT3T4AYT2BT4A&YB邏輯符號漏極開路3.OD門的功能及使用注意事項(xiàng)同OC門VDDRP外接C&FDG上拉電阻VDDRP第17頁，共34頁，2023年，2月20日，星期六IOHIIHn個(gè)m個(gè)VDDVILVILVILRLVOHn是并聯(lián)OD門的數(shù)目，m是負(fù)載門電路高電平輸入電流的數(shù)目4.OD門上拉電阻的估算RL有最大值：第18頁，共34頁，2023年，2月20日，星期六VIHVILVILVDDRLVOLm′個(gè)IOLIILm′是負(fù)載門的數(shù)目。RL有最小值：第19頁，共34頁，2023年，2月20日，星期六（二）三態(tài)輸出門電路（TSL）TriStateLogic計(jì)算機(jī)系統(tǒng)的總線結(jié)構(gòu)中央處理單元CPU內(nèi)存儲器外存儲器輸入設(shè)備輸出設(shè)備總線1.問題的提出三種狀態(tài)高電平高阻狀態(tài)（禁止?fàn)顟B(tài)）標(biāo)準(zhǔn)門的輸出狀態(tài)略…………AYEN′邏輯符號1第20頁，共34頁，2023年，2月20日，星期六TSL電路結(jié)構(gòu)(一）EN2.三態(tài)門的電路結(jié)構(gòu)和邏輯符號邏輯符號2A1YEN3.三態(tài)門的工作原理電路處于正常工作狀態(tài)。輸出為高阻態(tài)。（3）功能表：工作狀態(tài)高阻態(tài)（1）EN=“0”，導(dǎo)通，（2）EN=“1”，截止，使能端輸出端數(shù)據(jù)輸入端使能端ENYA高阻態(tài)1010100真值表EN第21頁，共34頁，2023年，2月20日，星期六4.使能端的有效電平及其在符號中的約定EN=1電路處于工作狀態(tài)高電平有效輸入端無小圈高電平有效低電平有效EN=0電路處于工作狀態(tài)低電平有效輸入端加小圈A&YBENENA1YENEN第22頁，共34頁，2023年，2月20日，星期六5.三態(tài)門的應(yīng)用（1）用于總線（BUS）傳輸公用總線E1E2E3用公用總線分時(shí)傳送不同數(shù)據(jù)1門工作2門工作3門工作任一時(shí)刻只能有一個(gè)門工作，其余處于高阻態(tài)（禁止態(tài)）1D1E1EN1D2E2EN1D3E3EN第23頁，共34頁，2023年，2月20日，星期六（2）用于數(shù)據(jù)雙向傳輸：EN=1，G1使能，G2禁止，D0經(jīng)G1反相后送到總線。EN=0，G1禁止，G2使能，D1經(jīng)G2反相后送出。1D0ENEN2D1ENG1G2第24頁，共34頁，2023年，2月20日，星期六oIvv/CCTPTNTGoIvv/Iovv/CCIovv/VDDD、S在結(jié)構(gòu)上完全對稱，信號可以雙向傳輸,屬于雙向器件。設(shè)：控制端高、低電平分別為VDD和0；輸入與輸出間是斷開的，輸出呈高阻態(tài)TN、TP都截止，傳輸門截止。TN和TP中總有一個(gè)導(dǎo)通，輸入輸出間呈低阻態(tài)，傳輸門導(dǎo)通，可以傳輸連續(xù)變化的模擬電壓信號。VDD00VDD五、傳輸門和雙向模擬開關(guān)（TransmissionGate）第25頁，共34頁，2023年，2月20日，星期六TGoIvv/Iovv/CCoIvv/CCTPTNIovv/VDDD、S在結(jié)構(gòu)上完全對稱，信號可以雙向傳輸,屬于雙向器件。傳輸門的應(yīng)用：（1）用來組成各種復(fù)雜的邏輯電路。（2）用作模擬開關(guān)，傳輸連續(xù)變化的模擬電壓信號。1TGSW模擬開關(guān)符號模擬開關(guān)電路結(jié)構(gòu)高電平有效第26頁，共34頁，2023年，2月20日，星期六TG1TG2ABYA=1、B=0時(shí)，TG1截止，TG2導(dǎo)通，Y=B=1;′舉例：第27頁，共34頁，2023年，2月20日，星期六TG1TG2ABYA=0、B=1時(shí)，TG2截止，TG1導(dǎo)通，Y=B=1;第28頁，共34頁，2023年，2月20日，星期六TG1TG2ABYA=0、B=0時(shí)，TG2截止，TG1導(dǎo)通，Y=B=0;第29頁，共34頁，2023年，2月20日，星期六TG1TG2ABYA=1、B=1時(shí)，TG1截止，TG2導(dǎo)通，Y=B=0;′第30頁，共34頁，2023年，2月20日，星期六六、CMOS電路的使用注意事項(xiàng)1、電源問題CMOS器件通常為單電源供電，電源電壓范圍比較寬。工作在不同電源電壓下的器件，其輸出阻抗、噪聲容限、工作速度和功耗等也會不同，使用中應(yīng)注意。

幾種CMOS電路的電源電壓值0.8~2.71.2~3.64.5~5.52～63～18電源電壓范圍3.66.57720最大電壓額定值74AUC(超低電壓)74LVC(低電壓)74HCT(高速)74HC(高速）4000B類型參數(shù)不同的CMOS器件對電源電壓的要求不同，如下表：第31頁，共34頁，2023年，2月20日，星期六2、防靜電打擊和過壓擊穿CMOS輸入端是FET的柵極，輸入阻抗極高，氧化層很薄，極易被擊穿造成永久性的損壞，在使用時(shí)要注意防止靜電打擊或其他瞬變電壓引起的過壓擊穿②在儲存和運(yùn)輸過程中，最好采用導(dǎo)電材料進(jìn)行屏蔽③調(diào)試電路時(shí)應(yīng)使電烙鐵或其他工具、儀表良好接地3、注意電源電壓極性，防止輸出端短路①CMOS電路的電源電壓，切記不能把極性接反，否則會使保

護(hù)二極管因過流而損壞。②電路輸出端既不能和電源短接，也不能和地短接，否則輸

出級的MOS管就會因過流而損壞。③除了OD門和三態(tài)門之外，不同輸出端不能并聯(lián)起來使用，

否則容易造成輸出級MOS管因過流而損壞。①在安裝、改變電路連接、插拔CMOS器件時(shí)，須先切斷電源第32頁，共34頁，2023年，2月20日，星期六4、多余輸入端的處理②對于“與”門，“與非”門的多余端接高電平

。③對于“或”門、“或非”門的多余端接低電平

。①ＣＭＯＳ電路的輸入端不允許懸空，因?yàn)閼铱諘闺娢徊?/p>

定，破壞正常的邏輯關(guān)系，另外，懸空時(shí)輸入阻抗高，易

受外界噪聲干擾，使電路產(chǎn)生誤動作，而且也極易使柵極

感應(yīng)靜電造成擊穿