一種帶寬自適應全數(shù)字鎖相環(huán)的設計與實現(xiàn)-設計應用

精品文檔-下載后可編輯一種帶寬自適應全數(shù)字鎖相環(huán)的設計與實現(xiàn)-設計應用鎖相環(huán)是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統(tǒng)進入鎖定狀態(tài)（或同步狀態(tài)）后，震蕩器的輸出信號與系統(tǒng)輸入信號之間相差為零，或者保持為常數(shù)。傳統(tǒng)的鎖相環(huán)各個部件都是由模擬電路實現(xiàn)的，一般包括鑒相器（PD）、環(huán)路濾波器（LF）、壓控振蕩器（VCO）三個環(huán)路基本部件。

傳統(tǒng)的數(shù)字鎖相環(huán)設計在結構上希望通過采用具有低通特性的環(huán)路濾波，從而獲得穩(wěn)定的振蕩控制數(shù)據(jù)。但是，在基于數(shù)字邏輯電路設計的數(shù)字鎖相環(huán)系統(tǒng)中，利用邏輯算法實現(xiàn)低通濾波是比較困難的。有些電路通過對鑒相模塊產(chǎn)生的相位誤差脈沖進行計數(shù)運算，獲得可控振蕩器模塊的振蕩控制參數(shù)。脈沖序列低通濾波計數(shù)方法是一個比較復雜的非線性處理過程，在設計方法上多采用VHDL語言或者VerilogHDL語言編程完成系統(tǒng)設計，并利用EDA軟件對系統(tǒng)進行時序仿真，以驗證設計的正確性。

1帶寬自適應全數(shù)字鎖相環(huán)的理論分析

1.1基于PI控制的模擬鎖相環(huán)的理論分析

一種鎖相回路，其包含有：一數(shù)字相頻檢測器，用以依據(jù)一輸入訊號與一反饋訊號兩者間的相位或頻率差異產(chǎn)生一檢測訊號；一數(shù)字回路濾波器，用來依據(jù)該檢測訊號產(chǎn)生一控制訊號；一決定電路，用來依據(jù)該控制訊號產(chǎn)生一除數(shù)值；一非整數(shù)鎖相回路（fractional-NPLL），用來依據(jù)該除數(shù)值與一參考訊號產(chǎn)生一震蕩訊號；以及一分頻器，用來對該震蕩訊號進行分頻以產(chǎn)生該反饋訊號；其中該非整數(shù)鎖相回路包含一非整數(shù)分頻器（fractional-Nfrequencydivider），用來依據(jù)該除數(shù)值以相位吞噬的方式對該震蕩訊號進行分頻，以產(chǎn)生用來鎖定該參考訊號的一分頻訊號。鑒相器的作用是計算輸入信號和輸出信號的之間的相位誤差。環(huán)路濾波器的主要作用是抑制噪聲及高頻分量，并且控制著環(huán)路相位校正的速度與精度。為了能夠提高鎖相系統(tǒng)的性能，本文采用基于PI控制算法的一階低通濾波器，壓控振蕩器的作用就是利用輸入的電壓值控制輸出信號的頻率。設壓控振蕩器的輸入信號為V0（t），輸出信號的頻率為ω0+KV0（t），則輸出信號的相位：

式中：,則壓控振蕩器的傳遞函數(shù)為：HVCO（s）=θf（s）/V0（t）=K/s,可以看出壓控振蕩器相當于一個固有積分環(huán)節(jié)。在該設計中取壓控振蕩器的增益K=1,則通過以上的分析可得基于PI控制算法的模擬鎖相環(huán)結構框圖如圖1所示。

由圖1可以得出，該鎖相回路的閉環(huán)傳遞函數(shù)為：

不難看出該系統(tǒng)是一個典型的二階系統(tǒng)，那么二階模擬鎖相環(huán)的閉環(huán)傳遞函數(shù)可表示為：

式中：Kp和Kl分別為比例系數(shù)和積分系數(shù)，取為系統(tǒng)的自然頻率；ζ為系統(tǒng)的阻尼系數(shù)。

1.2帶寬自適應全數(shù)字鎖相環(huán)的理論分析

對上述模擬鎖相環(huán)的s域傳遞函數(shù)進行離散化處理，采用脈沖響應不變法即可得到全數(shù)字鎖相環(huán)回路的閉環(huán)傳遞函數(shù)為：

于是可以得到基于參數(shù)K1和K2的全數(shù)字鎖相環(huán)的結構圖如圖2所示。

分析式（5）中得到的兩個參數(shù)K1和K2,若式中c和ζ為常數(shù)，則參數(shù)K1和K2的變化只與輸入信號頻率ωref的變化有關，因此，得到的全數(shù)字鎖相環(huán)模型具有自適應的特性，這是傳統(tǒng)的全數(shù)字鎖相環(huán)不具有的新特點。

2帶寬自適應全數(shù)字鎖相環(huán)的DSPBuilder建模

2.1DSPBuilder介紹

由于FPGA廣泛應用，使得EDA軟件QuartusⅡ在很多領域中顯得尤為重要，目前全數(shù)字鎖相環(huán)的設計多是通過EDA技術完成，使用FPGA予以實現(xiàn)。這就需要設計者對FPGA硬件電路及硬件描述語言VHDL或者VerilogHDL非常熟悉；同時，由于在QuartusⅡ環(huán)境下使用硬件描述語言進行編程設計系統(tǒng)模塊時相當繁瑣。但是Matlab本身不支持硬件電路，只能完成單純的數(shù)學模型的建模、仿真。

DSPBuilder是Altera公司推出的一個面向DSP開發(fā)的系統(tǒng)工具。它是作為Matlab的一個Simulink工具箱出現(xiàn)的，可以在atlab/Simulink環(huán)境下進行圖形化建模仿真。DSPBuilder中的模塊是以算法級的描述給出的，易于用戶從系統(tǒng)或者算法級進行建模，甚至不需要十分了解FPGA本身和硬件描述語言。在DSPBuilder的模塊庫中還提供Matlab和QuartusⅡ的接口模塊SignalCompiler,利用該模塊可以方便地把在Ma-tlab/Simulink環(huán)境下建立的算法或者系統(tǒng)級模型轉化為FPGA可編譯的后綴，在QuartusⅡ中打開工程文件，可以對生成的程序進行編譯、時序仿真，完成后可以結合FPGA開發(fā)板的引腳情況鎖定引腳，經(jīng)過編譯、適配后即可到FPGA開發(fā)板上完成硬件測試和硬件實現(xiàn)。

2.2帶寬自適應全數(shù)字鎖相環(huán)的DSPBuilder建模

該設計方法就是在Matlab/Simulink環(huán)境下借助DSPBuilder簡單、方便快速地建立上述分析得到的全數(shù)字鎖相環(huán)的數(shù)學模型，各個模塊建模方框圖如圖3所示。按照以上各個模塊方框圖連接，構成整個系統(tǒng)模型，并加入系統(tǒng)時鐘Clock模塊和SignalCompiler模塊，即完成整個系統(tǒng)的。DSPBuilder建模。其中輸入信號K1和K2是由式（5）計算得到，用6位無符號整數(shù)表示，K1和K2可以隨著輸入信號Phi_ref頻率的變化而自適應的做出調(diào)整；Phi_ref和Phi_out分別為環(huán)路的輸入和輸出信號，都采用1位無符號的整數(shù)表示。

3帶寬自適應全數(shù)字鎖相環(huán)的軟件仿真和FPGA實現(xiàn)

3.1帶寬自適應全數(shù)字鎖相環(huán)的軟件仿真

在圖3建立的模型基礎上，該設計首先對帶寬自適應全數(shù)字鎖相環(huán)進行了軟件仿真，主要包括Matlab/Simulink仿真和QuartusⅡ時序仿真。其中系統(tǒng)的各個參數(shù)為：阻尼系數(shù)ζ=O.707,系統(tǒng)時鐘周期Tclk=1/fs,采樣頻率fs=250MHz.圖4為輸入信號Phi_ref取不同頻率時的Matlab/Simulink仿真波形。

使用DSPBuilder庫中的SignalCompiler模塊將圖3建立的全數(shù)字鎖相環(huán)模型轉化為VHDL語言代碼。該設計通過QuartusⅡ軟件完成帶寬自適應全數(shù)字鎖相環(huán)的整體時序仿真。圖5為輸入信號Phi_ref由20MHz跳變到5MHz時的時序仿真圖；圖6為輸入信號Phi_ref由31MHz跳變到62MHz時的時序仿真圖。通過對所設計的全數(shù)字鎖相環(huán)的Matlab/Simu-link仿真和QuartusⅡ時序仿真可以看出：該系統(tǒng)能夠實現(xiàn)鎖頻的功能；同時該系統(tǒng)具有自適應的特性，在輸入信號很大變化范圍內(nèi)都具有良好的性能；該系統(tǒng)對頻率發(fā)生階躍跳變的輸入信號亦具有很好的跟蹤性能。

3.2FPGA實現(xiàn)及硬件測試

由于SignalCompiler模塊可以自動地將DSPbuilder建立的模型文件轉化為QuartusⅡ環(huán)境下的工程文件，因此，該設計在完成軟件仿真后結合FPGA試驗箱，在生成的工程下進行引腳的鎖定、編譯適配到FPGA芯片，實現(xiàn)所設計的帶寬自適應全數(shù)字鎖相環(huán)，并完成硬件測試。在硬件測試中需要用到信號發(fā)生器和示波器，信號發(fā)生器用來產(chǎn)生鎖相環(huán)的輸入測試信號，示波器用來觀測鎖相環(huán)的輸入/輸出波形。圖7為輸入信號Phi_ref取不同頻率時的實測波形。

以上的軟件仿真與硬件測試都表明，設計的帶寬自適應全數(shù)字鎖相環(huán)系統(tǒng)能過實現(xiàn)鎖頻的功能，設計是成功可行的。

4結語

本文使用DSPBuilder建立系統(tǒng)模型完成全數(shù)字鎖相環(huán)設計，理論分析和仿真結果基本一致。從以上設計過程可以看出：基于DSP