半導(dǎo)體存貯器與可編程邏輯器件

半導(dǎo)體存貯器與可編程邏輯器件2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)第1頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)

半導(dǎo)體存儲(chǔ)器是一種能存儲(chǔ)大量二值數(shù)字信息的大規(guī)模集成電路，是現(xiàn)代數(shù)字系統(tǒng)特別是計(jì)算機(jī)中的重要組成部分。半導(dǎo)體存儲(chǔ)器ROMEPROM快閃存儲(chǔ)器(FlashMemory)PROME2PROM固定ROM（又稱掩膜ROM）可編程ROMRAMSRAMDRAM按存取方式來(lái)分：8.1半導(dǎo)體存儲(chǔ)器分類RandomAccessMemoryReadOnlyMemory第2頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.2隨機(jī)存儲(chǔ)器

8.2.1RAM的結(jié)構(gòu)

8.2.2RAM的存儲(chǔ)單元

8.2.3RAM的讀寫(xiě)時(shí)序

8.2.4集成RAM舉例

8.2.5RAM的擴(kuò)展第3頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.2.1RAM的結(jié)構(gòu)RAM的一般組成：地址譯碼器（門牌號(hào)）存儲(chǔ)矩陣(房間住1Bit）讀/寫(xiě)控制器（出入口）地址譯碼器??????A0An-1A1圖8.2.1

RAM的結(jié)構(gòu)圖

存貯矩陣讀/寫(xiě)控制器I/O0I/O1I/Om-1??????第4頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)1.存儲(chǔ)矩陣RAM中存儲(chǔ)的數(shù)據(jù)一般是按字節(jié)進(jìn)行讀寫(xiě)操作的。一個(gè)8×8的RAM在某時(shí)刻存儲(chǔ)的二進(jìn)制數(shù)碼如表8.2.1所示。一旦關(guān)掉電源，RAM中存放的數(shù)據(jù)就會(huì)全部丟失。

存儲(chǔ)矩陣由大量基本存儲(chǔ)單元組成，每個(gè)存儲(chǔ)單元可以存儲(chǔ)一位二進(jìn)制數(shù)。這些存儲(chǔ)單元按字(Word)和位(Bit)構(gòu)成存儲(chǔ)矩陣。可以用字?jǐn)?shù)和字長(zhǎng)的乘積表示RAM的存貯容量。例如：64K×8表示具有64K字，字長(zhǎng)8位，共512K存貯容量。地址碼存儲(chǔ)的二進(jìn)制數(shù)碼（字節(jié)）0000010100111001011101110011010001101001001001011000001000010110010010001001100100010011表8.2.1RAM中存儲(chǔ)的數(shù)據(jù)第5頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)2.地址譯碼

對(duì)RAM地址線上的二進(jìn)制信號(hào)進(jìn)行譯碼，選中與該地址碼對(duì)應(yīng)字的一個(gè)或幾個(gè)基本存儲(chǔ)單元，在讀/寫(xiě)控制器的控制下進(jìn)行讀/寫(xiě)操作。

圖8.2.2單地址譯碼方式的結(jié)構(gòu)圖w0w1???

w31讀/寫(xiě)控制器地址譯碼器D0

D1

??

?

?

?

?D7A0A1???

A431,031,131,7

0,0

0,1

0,7

1,0≈≈≈B0B1B7一般：有n個(gè)地址輸入的RAM有2n個(gè)字，即全地址譯碼。第6頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)A0A1A2A3x0x1???

x15y0

y1

y15圖8.2.3雙地址譯碼方式的結(jié)構(gòu)圖X地址譯碼器Y地址譯碼器A4

A5

A6

A7w15w1w0w16w240w255≈≈≈第7頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)3.讀/寫(xiě)控制器存儲(chǔ)矩陣中的基本存儲(chǔ)單元通過(guò)地址譯碼器被選中后，它的輸出端Q須與RAM內(nèi)部數(shù)據(jù)線D直接相連。而這時(shí)該基本存儲(chǔ)單元的信息能否被讀出，或者外部的信息能否寫(xiě)到該基本存儲(chǔ)單元中，還決定于讀/寫(xiě)控制器。圖8.2.4讀/寫(xiě)控制器的邏輯電路圖D存儲(chǔ)器內(nèi)部1位IO控制第8頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)第9頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.2.2

RAM的存儲(chǔ)單元六管靜態(tài)存儲(chǔ)單元讀出觸發(fā)器的信息使觸發(fā)器的X地址線和Y地址線均為高電平。寫(xiě)信息到觸發(fā)器： 把需要寫(xiě)入的信息加在數(shù)據(jù)線D和上，并使得該觸發(fā)器的X地址和Y地址均為高電平。VDDVGGT1T2T3T4QT5T6圖8.2.5六管靜態(tài)存儲(chǔ)單元第10頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)動(dòng)態(tài)DRAM存儲(chǔ)單元：優(yōu)點(diǎn):是容量大，功耗低，價(jià)格也便宜。缺點(diǎn):其讀寫(xiě)速度比SRAM低，并需要刷新及讀出放大器等外圍電路。字線X位線TCSCDVCDB圖8.2.6單管動(dòng)態(tài)MOS存儲(chǔ)單元三星的DDR內(nèi)存條:第11頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.2.3

RAM的讀寫(xiě)時(shí)序SRAM讀出時(shí)序圖圖8.2.7SRAM讀出過(guò)程時(shí)序圖讀出單元的地址地址有效數(shù)據(jù)第12頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)注意：tAA和tCO必須同時(shí)滿足芯片參數(shù)的要求

RAM的讀周期:tRC,兩次讀操作之間的最小時(shí)間間隔。欲讀數(shù)據(jù)的地址加到RAM的地址輸入端；讀寫(xiě)信號(hào)一直保持高電平讀狀態(tài)；加入有效的片選低電平信號(hào)，延時(shí)tCO

后，在I/O

端會(huì)出現(xiàn)欲讀的數(shù)據(jù)信號(hào)；使無(wú)效，再經(jīng)過(guò)一小段延時(shí)后，I/O端回到高阻狀態(tài)，完成本次讀操作。讀出過(guò)程如下：第13頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)2.SRAM寫(xiě)入時(shí)序圖8.2.8SRAM寫(xiě)入過(guò)程時(shí)序圖寫(xiě)入單元的地址地址寫(xiě)入數(shù)據(jù)第14頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)注意：延時(shí)tAA和tDW必須同時(shí)滿足RAM的寫(xiě)周期:tWC,兩次寫(xiě)操作之間的最小時(shí)間隔欲寫(xiě)入數(shù)據(jù)的地址信號(hào)加到RAM的地址輸入端；加入有效的片選低電平信號(hào)；將欲寫(xiě)入的數(shù)據(jù)加到數(shù)據(jù)輸入端；讀寫(xiě)信號(hào)

變?yōu)榈碗娖?，保持一段時(shí)間tWP，以確保數(shù)據(jù)的可靠寫(xiě)入；使無(wú)效，完成本次寫(xiě)操作，經(jīng)過(guò)延時(shí)tWR和tDH后，可以改變地址信號(hào)和寫(xiě)入數(shù)據(jù)。寫(xiě)入過(guò)程如下：第15頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.2.4集成RAM舉例A1A0A3A2A5A6A7A8A9A10A11A12A13A14OEWRCSI/O0I/O1I/O2I/O3I/O4I/O5I/O6I/O7圖8.2.1062256邏輯符號(hào)地址輸入端輸入輸出I/O方式1Z片選無(wú)效010DO讀00DI01Z禁止輸出表8.2.262256功能表寫(xiě)第16頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.2.5

RAM的擴(kuò)展

位擴(kuò)展連接：用位數(shù)較少的RAM芯片組成位數(shù)較多的 存儲(chǔ)器,其連接方式為：把這些相同芯片的地址輸 入端都分別連在一起，芯片的片選控制端和讀/寫(xiě) 控制端也分別連在一起，而數(shù)據(jù)端各自獨(dú)立，每一 根數(shù)據(jù)代表一位。例:用2561的RAM芯片組成2568的存儲(chǔ)器的 連接如圖8.2.11所示。思考：需要幾片？如何連接？字?jǐn)U展連接：用位數(shù)相同的RAM芯片組成字?jǐn)?shù)更多的存儲(chǔ)器。例：2568RAM芯片組成10248存儲(chǔ)器的連接 如圖8.2.12所示。思考：需要幾片？如何連接？第17頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)……………R/2561RAMI/OA0A1A7…CSU0D0U1D1圖8.2.11位擴(kuò)展連線圖U7D72561RAMI/OA0A1A7…CS2561RAMI/OA0A1A7…CS第18頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)A9A8Y0Y1Y2Y3D0-7圖8.2.12字?jǐn)U展連線圖……………2568RAMI/O0-7A0

A1A7R/CSA0A7R/A1…2568RAMI/O0-7A0

A1A7R/CS2568RAMI/O0-7A0

A1A7R/CS地址線與讀寫(xiě)信號(hào)與各芯片連接在一起；擴(kuò)展譯碼電路形成各芯片的片選信號(hào)；A1A0試分析各存儲(chǔ)芯片的存儲(chǔ)器地址范圍？第19頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)例：用2564RAM芯片組成5128存儲(chǔ)器的連接 思考：需要幾片？如何連接？(先位擴(kuò)展，后字?jǐn)U展)………圖8.2.11位擴(kuò)展連線圖U32564RAMI/O0~3A0A1A7R/…CS…R/2564RAMI/O0~3A0A1A7…CSU0D0~3U1D3~42564RAMI/O0~3A0A1A7R/…CSU22564RAMI/O0~3A0A1A7R/…CSD3~4D0~3…第20頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)RAM總結(jié)掉電信息丟失SRAM的速度最快、但密度極低，最主要的應(yīng)用領(lǐng)域就是各類芯片的緩存，例如CPU的一級(jí)緩存、二級(jí)緩存均為SRAM電路；DRAM內(nèi)存存儲(chǔ)密度較高，但讀寫(xiě)速度稍慢，適合作為計(jì)算機(jī)的內(nèi)存、顯存以及其他嵌入設(shè)備的內(nèi)存系統(tǒng)；/article/Articleinfo.jsp?id=221950第21頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)

8.3只讀存儲(chǔ)器8.3.1ROM的結(jié)構(gòu)與原理8.3.2EPROM&EEPROM的實(shí)例8.3.3ROM的應(yīng)用很多教材將ROM包含在PLD中，因此先介紹PLD概念第22頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)按PLD的集成度分類：可編程邏輯器件PLD低密度可編程邏輯器件（LDPLD）高密度可編程邏輯器件（HDPLD）PROMPLAPALGALEPLDCPLDFPGAPLD：可編程邏輯器件(ProgrammableLogicalDevice)，可以由編程來(lái)確定其邏輯功能。第23頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)低密度可編程邏輯器件PROM(ProgrammableReadOnlyMemory)可編程只讀存儲(chǔ)器

——70年代初PLA(ProgrammableLogicArray)可編程邏輯陣列

——70年代中PAL(ProgrammableArrayLogic)可編程陣列邏輯

——70年代末GAL(GeneticArrayLogic)通用陣列邏輯

——80年代初推出

第24頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)

FPGA(現(xiàn)場(chǎng)可編程門陣列)FieldProgrammableGateArrayXilinx公司80年代中期

CPLD(復(fù)雜可編程邏輯器件)ComplexProgrammableLogicDevice

Lattice公司（90年代初）：ispLSI器件

Altera公司（90年代初）：FLEX系列和MAX系列器件

ATMEL公司（90年代初）：ATV系列高密度可編程邏輯器件第25頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)圖8.1.1PLD簡(jiǎn)化畫(huà)法AA(a)輸入緩沖器ZABC(b)三輸入與門

(c)連接方法斷開(kāi)單元PLD器件中連接的簡(jiǎn)化畫(huà)法固定連接可編程連接斷開(kāi)連接PLD中與門和或門的簡(jiǎn)化畫(huà)法(a)(c)YCABCBAACBYYYCBA≥1PLD簡(jiǎn)化畫(huà)法第26頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)可編程邏輯器件的概念與特點(diǎn)

是由編程來(lái)確定其邏輯功能的器件。ProgrammableLogicalDevice，簡(jiǎn)稱PLD

●

邏輯電路的設(shè)計(jì)和測(cè)試均可在計(jì)算機(jī)上實(shí)現(xiàn)，設(shè)計(jì)成功的電路可方便地下載到

PLD，因而研制周期短、成本低、效率高，使產(chǎn)品能在極短時(shí)間內(nèi)推出。

特點(diǎn)

●

用

PLD實(shí)現(xiàn)的電路容易被修改。這種修改通過(guò)對(duì)

PLD重新編程實(shí)現(xiàn)，可以不影響其外圍電路。因此，其產(chǎn)品的維護(hù)、更新都很方便。

PLD使硬件也能象軟件一樣實(shí)現(xiàn)升級(jí)，因而被認(rèn)為是硬件革命?！?/p>

較復(fù)雜的數(shù)字系統(tǒng)能用1片或數(shù)片

PLD實(shí)現(xiàn)，因而，應(yīng)用

PLD生產(chǎn)的產(chǎn)品輕小可靠。此外，PLD還具有硬件加密功能。

●應(yīng)用

PLD設(shè)計(jì)電路時(shí)，需選擇合適的軟件工具。第27頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出輸入緩沖電路用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)能力。

輸入緩沖電路(a)一般畫(huà)法(b)PLD中的簡(jiǎn)化畫(huà)法(a)(b)AAAAAA可編程邏輯器件的基本結(jié)構(gòu)第28頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)由多個(gè)多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出CABCCABBAW7=ABCABCW0=●●●●●●與陣列的

PLD

習(xí)慣畫(huà)法可編程邏輯器件的基本結(jié)構(gòu)第29頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)由圖可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC●●●Y3Y2Y1●●●●●●●●●●●●●與陣列或陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出由多個(gè)多輸入或門組成，用以產(chǎn)生或項(xiàng)，即將輸入的某些乘積項(xiàng)相加?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)第30頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)

由PLD結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。如果輸出包含觸發(fā)器，就可實(shí)現(xiàn)時(shí)序邏輯函數(shù)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出

PLD的輸出回路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類。可編程邏輯器件的基本結(jié)構(gòu)第31頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)輸入緩沖

ROM:只讀存儲(chǔ)器，是一種組合電路。

PROM的陣列結(jié)構(gòu)

PROM是一種可編程邏輯器件，“與”陣列實(shí)現(xiàn)地址譯功能，是一個(gè)固定的“與”陣列，全地址譯碼?？删幊痰摹盎颉标嚵惺且粋€(gè)“存儲(chǔ)矩陣”

。一個(gè)83PROM的陣列圖如圖8.3.1所示。O0A2

A1A0O2O1圖8.3.1PROM陣列圖????????????????????????與陣列或陣列輸出在此地址譯碼輸出高有效ROM的結(jié)構(gòu)與原理第32頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)與陣列：全譯碼陣列，n輸入變量有2n個(gè)地址，對(duì)應(yīng)2n根字線?；蜿嚵校阂唤M或門，輸出端輸出數(shù)據(jù)，字線與位線的2nXm個(gè)交叉點(diǎn)都是可編程接點(diǎn)。用一個(gè)譯碼器框代替固定的與陣列,得到PROM的簡(jiǎn)化陣列

圖8.3.2。

地址譯碼器O2O1O0A2A1A0圖8.3.2PROM的簡(jiǎn)化陣列圖

W1W0B0B1B2字線W??位線BROM的結(jié)構(gòu)簡(jiǎn)化圖第33頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)PROM的可編程節(jié)點(diǎn)：出廠時(shí)，存儲(chǔ)單元的內(nèi)容為1(或全0),用戶可根據(jù)需要將某些單元通過(guò)編程改寫(xiě)1(或0)。PROM：雙極型熔絲結(jié)構(gòu)，編程結(jié)構(gòu)如圖8.3.3位線a)熔絲結(jié)構(gòu)

字線??位線??字線

b)

二極管結(jié)構(gòu)

圖8.3.3PROM編程結(jié)構(gòu)

第34頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)EPROM——ErasableProgrammableROM1．EPROM①工作原理：采用疊層?xùn)爬醚┍佬?yīng)注入MOS管工藝。未注入電荷時(shí)存貯單元輸出為1，注入負(fù)電荷后輸出為0。②編程：疊層?xùn)殴苈┰醇痈邏海ㄈ?25V、+12.5V），在控制柵極加高壓正脈沖（如50ms寬、25V正脈沖），引起雪崩，注入負(fù)電荷可長(zhǎng)期保存。③讀出：凡注負(fù)電荷的單元，其VGS（th）很高，在正常+5V電壓下不能使其導(dǎo)通，經(jīng)反相后輸出為0。如圖7-4-2讀取時(shí)間為250~450ns只能整體擦除④擦除：在強(qiáng)紫外線光照射窗口下，只需幾分鐘就能使浮柵上的電子獲得足夠的光能量，而穿過(guò)絕緣層回到襯底中，使芯片變?yōu)榭瞻住?/p>

第35頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)⑤特點(diǎn)：

避光可保存10年以上開(kāi)口陽(yáng)光下工作一周數(shù)據(jù)即消失可反復(fù)擦寫(xiě)幾百次需專用的編程器和擦除器⑥優(yōu)點(diǎn)：集成度高；⑦缺點(diǎn)：使用不方便（編程、擦除）⑧常用EPROM：2716（2k×8位）、2764（8k×8位）、27256（32k×8位）、27512（64k×8位）

EPROM——ErasableProgrammableROM第36頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)EEPROM——ElectricallyErasableProgrammableROM2．EEPROM①工作原理：利用隧道效應(yīng)注入或釋放電子。

②特點(diǎn)：

寫(xiě)入擦除可同時(shí)完成；

不需專門的編程器和擦除器；

寫(xiě)入擦除脈沖為20V、10ms，新型的（由于內(nèi)部有升壓電路）5V、10ms

讀取時(shí)間為200~250ns；

數(shù)據(jù)可存5~10年，甚至20年，壽命100~1萬(wàn)次；

有字節(jié)擦除功能，使用靈活。③缺點(diǎn)：集成度不高。第37頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)FlashMemory（快閃存儲(chǔ)器）3．FlashMemory（快閃存儲(chǔ)器）①原理：利用雪崩效應(yīng)寫(xiě)入，利用隧道效應(yīng)擦除。②特點(diǎn)：

既具有EPROM結(jié)構(gòu)簡(jiǎn)單，編程可靠的特點(diǎn)，又具有E2PROM的電編程擦除的特性；

高速寫(xiě)入與擦除，整體擦除僅需1秒鐘；

寫(xiě)入脈沖：12V、10us（老型）

5V、10us（新型）

集成度非常高，可達(dá)64M位；

壽命1萬(wàn)~10萬(wàn)次；

讀取時(shí)間為60~200ns，因此速度較快。③缺點(diǎn)：不可字節(jié)擦除。

第38頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.3.2集成EPROM

以27512為例14123456789101112132827262524232221201918171615A15A12A7A6A5A4A3A2A1A0Q0Q1Q2VssVccA14A13A8A9A11A10Q7Q6Q5Q4Q3M27512

圖8.3.627512的引腳圖

如何擴(kuò)展?與RAM擴(kuò)展有何不同？VppLogicDiagram第39頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.3.3

ROM的應(yīng)用存儲(chǔ)程序、表格和大量固定數(shù)據(jù)實(shí)現(xiàn)代碼轉(zhuǎn)換實(shí)現(xiàn)邏輯函數(shù)舉例：試用ROM實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)的乘法運(yùn)算。

解：設(shè)這兩個(gè)乘數(shù)為A1

A0

和B1

B0，積為L(zhǎng)3L2

L1

L0，列出乘法表如表8.3.2，畫(huà)出實(shí)現(xiàn)兩位二進(jìn)制數(shù)乘法的簡(jiǎn)化陣列圖如圖8.3.8第40頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)譯碼器A3A2A1A0W0W15L3L2L1L0??????????????圖8.3.8ROM的簡(jiǎn)化陣列圖A1A0B1B0L3

L2L1

L000000001001000110100010101100111100010011010101111001101111011110000000000000000000000010010001100000010010001100000001101101001表8.3.2兩位二進(jìn)制數(shù)的乘法表A1A0B1B0第41頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)實(shí)現(xiàn)邏輯函數(shù)試用164EPROM構(gòu)成一個(gè)實(shí)現(xiàn)下列表達(dá)式的多輸出邏輯函數(shù)發(fā)生電路，畫(huà)出電路圖，寫(xiě)出

EPROM存儲(chǔ)的二進(jìn)制數(shù)碼。[解]根據(jù)題目要求，令A(yù)3A2

A1

A0＝0CBA，I/O2I/O1I/O0＝L2

L1

L0。電路圖如圖解8.5所示，存儲(chǔ)的二進(jìn)制數(shù)碼如表解8.5所示。表解8.5

CBAA3

A2

A1

A0CEOEI/O3

I/O2

I/O1I/O0L2

L1

L0圖解8.5A3A2

A1

A0

0CBAIO3

IO2

IO1

IO0XL2

L1

L000000001001000110100010101100111110110101101101101110010第42頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)ROM和PROM的缺點(diǎn)：與陣列是一個(gè)固定的全譯碼陣列，輸入變量較多時(shí)，必然會(huì)導(dǎo)致譯碼陣列復(fù)雜，器件工作速度降低，PROM的體積較大，成本也較高第43頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)

PLAPLA的與或陣列都是可以編程的。圖8.4.1所示的PLA實(shí)現(xiàn)了以下邏輯函數(shù)：8.4.1

PLA和PAL

C

B

AL2L1L0圖8.4.1編程后PLA的結(jié)構(gòu)圖與陣列(可編程)或陣列(可編程)第44頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)PALPAL的結(jié)構(gòu)如圖8.4.2，其與陣列是可編程的，而或陣列是固定的。一次性溶絲編程結(jié)構(gòu)L2L1L0CBA與陣列(可編程)或陣列（固定）圖8.4.2PAL的基本結(jié)構(gòu)第45頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)I/O結(jié)構(gòu)，如圖8.4.3PAL的常用的輸入、輸出結(jié)構(gòu)時(shí)序邏輯或寄存器輸出結(jié)構(gòu)，如圖8.4.4

Ix輸入項(xiàng)圖8.4.4時(shí)序（寄存）輸出結(jié)構(gòu)QDCP??????CPOE輸入項(xiàng)

Ix圖8.4.3I/O結(jié)構(gòu)I/O?????第46頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.4.2

GAL

GAL:低密度可編程器件的代表,采用了能長(zhǎng)期保持?jǐn)?shù)據(jù)的CMOSE2PROM工藝，使GAL實(shí)現(xiàn)了電可擦除、可重編程等性能，大大增強(qiáng)了電路設(shè)計(jì)的靈活性。GAL器件的陣列結(jié)構(gòu)與PAL一樣，是由一個(gè)可編程的“與”陣列驅(qū)動(dòng)一個(gè)固定的“或”陣列。但輸出部分的結(jié)構(gòu)不同，它的每一個(gè)輸出引腳上都集成了一個(gè)輸出邏輯宏單元(OutputLogicMacro-Cell，簡(jiǎn)稱OLMC)。GAL16V8的結(jié)構(gòu)如圖8.4.6所示。

第47頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)123456789191817161514131211I/OI/OI/OI/OI/OI/OI/OI/OII/可編程與陣列輸出邏輯宏單元緩存器圖8.4.6GAL16V8的邏輯圖第48頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)OLMC的結(jié)構(gòu)如圖8.4.7各多路選擇器功能OMUX選擇輸出方式FMUX決定反饋方式TSMUX決定輸出三態(tài)門的工作方式PTMUX決定附加乘積項(xiàng)用圖8.4.7輸出邏輯宏單元

第49頁(yè)，共96頁(yè)，2023年，2月20日，星期一GAL22V10內(nèi)部結(jié)構(gòu)：1、輸出邏輯宏單元（OLMC）是GAL的典型特色結(jié)構(gòu)，可實(shí)現(xiàn)多邏輯組態(tài)，實(shí)現(xiàn)組合、時(shí)序電路的設(shè)計(jì)。2、與陣列是可編程核心部分。第50頁(yè)，共96頁(yè)，2023年，2月20日，星期一加密單元

GAL器件具有加密單元。這一單元被編程后，就禁止對(duì)門陣列再編程和驗(yàn)證，此時(shí)讀出陣列的內(nèi)容將為全1。加密單元的設(shè)置有效地防止他人未經(jīng)允許的抄襲，保護(hù)了設(shè)計(jì)者的智慧，提高了整個(gè)系統(tǒng)的設(shè)計(jì)保密性。只有當(dāng)器件整體擦除此單元才隨之擦除。常見(jiàn)的GAL器件1、GAL16V8——最多16個(gè)數(shù)據(jù)輸入端、8個(gè)數(shù)據(jù)輸出端

2、GAL22V10第51頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)低密度可編程的編程總結(jié)第52頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.5高密度可編程邏輯器件(HDPLD)

高密度可編程邏輯器件近年來(lái)發(fā)展很快，目前已有集成度高達(dá)300萬(wàn)門以上、系統(tǒng)頻率為100MHz以上的HDPLD供用戶使用。高密度可編程邏輯器件的使用，使得現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)過(guò)程發(fā)生了很大的變化，現(xiàn)在一個(gè)數(shù)字系統(tǒng)已經(jīng)可以裝配在一塊HDPLD芯片上，即所謂的片上系統(tǒng)(SystemOnChip，簡(jiǎn)稱SOC)、這樣制成的設(shè)備體積小、重量輕、可靠性高、成本低，維修也更加方便。第53頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)HDPLDFPGA—FieldProgrammableGateArray現(xiàn)場(chǎng)可編程門陣列CPLD—ComplexProgrammableLogicDevice復(fù)雜可編程邏輯器件

實(shí)驗(yàn):MAX7000S系列的EPM7128SLC84-15第54頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)PLD器件的命名與選型EPM7

128

S

L

C

84－10EPM7：產(chǎn)品系列為EPM7000系列128：有128個(gè)邏輯宏單元S：電壓為5V，AE為3.3V，B為2.5VL：封裝為PLCC，Q代表PQFP等C：商業(yè)級(jí)（Commercial）0～70度，

I：工業(yè)級(jí)（Industry），－40～85度

M：軍品級(jí)（Military），－55～125度84：管腳數(shù)目10：速度級(jí)別ns第55頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)CPLD/FPGA的結(jié)構(gòu)

乘積項(xiàng)原理查找表原理

CPLDFPGA

CPLD具有較強(qiáng)的硬件加密功能

F=(ABCD)

第56頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)CPLD/FPGA概述CPLD/FPGA廠商概述ALTERAMAX系列，ClassicFLEX系列,ACEX系列，APEX系列,MercuryStratix,CYCLONEXILINXXC9500,CoolRunner,SPARTAN,VirtexLatticeispLSI,ispMACH系列.OCRA系列ispPACispGDS,ispGDXOthersACTEL,Cypress,quicklogic

第57頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)廠商EDA軟件名稱

軟件適用器件系列

軟件支持的描述方式

Altera(免費(fèi)的)MAX+plusⅡ

MAX、FLEX等

邏輯圖、波形圖、AHDL文本、Verilog-HDL文本、VHDL文本等

QuartusⅡ

MAX、FLEX、APEX等

XilinxAlliance（ISE）Xilinx各種系列

邏輯圖、VHDL文本等

FoundationXC系列

LatticeSynarioMACHGAL、ispLSI、pLSI等

邏輯圖、ABEL文本、VHDL文本等

ExpertLEVERispLEVERPACDesignerIspLSI、pLSI、

MACH等

邏輯圖、VHDL文本等ActelActelDesignerSX系列、MX系列

邏輯圖、VHDL文本等表1-1EDA開(kāi)發(fā)軟件特性

集成的CPLD/FPGA開(kāi)發(fā)環(huán)境——EDA軟件第58頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)大的PLD生產(chǎn)廠家最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級(jí)產(chǎn)品第59頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.7可編程邏輯器件的應(yīng)用自上而下的模塊化設(shè)計(jì)方法可編程邏輯器件的設(shè)計(jì)流程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)處理功能仿真下載（編程） 設(shè)計(jì)準(zhǔn)備

設(shè)計(jì)輸入電路圖HDL波形圖設(shè)計(jì)處理編譯與優(yōu)化連接于適配宏元件庫(kù)功能仿真下載（編程）HDL：VHDL（IEEE）Verilog（IEEE）AHDLABEL對(duì)CPLD產(chǎn)生Pof文件對(duì)FPGA產(chǎn)生Sof文件第60頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)HDLHDL顧名思義，就是以文字的方式來(lái)描述硬件的設(shè)計(jì)是一種可以可以經(jīng)由抽象的程序編寫(xiě)，完成所需要的硬件電路設(shè)計(jì)的工具語(yǔ)言。目前，成為IEEE標(biāo)準(zhǔn)格式的HDL共有2種：VHDLVerilogHDL第61頁(yè)，共96頁(yè)，2023年，2月20日，星期一VHDL語(yǔ)言

VHDL(VHSICHardwareDescriptionLanguage)即VHSIC硬件描述語(yǔ)言，其中的VHSIC(VeryHighSpeedIntegratedCircuit)即超高速集成電路。VHDL就是超高速集成電路硬件描述語(yǔ)言。VHDL的主要優(yōu)點(diǎn)是：①是一種高層次的硬件描述語(yǔ)言，與器件的具體特性無(wú)關(guān)，②可移植性好。Verilog語(yǔ)言

Verilog是正在流行的又一種用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言。使用它，用戶可以靈活、簡(jiǎn)潔地進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，方便、快速地進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析和邏輯綜合。Verilog硬件描述語(yǔ)言的優(yōu)點(diǎn)是：書(shū)寫(xiě)簡(jiǎn)潔，結(jié)構(gòu)清晰，功能強(qiáng)大，容易掌握，便于自學(xué)。第62頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)VHDL比VerilogHDL嚴(yán)謹(jǐn)——適用于FPGA、CPLDVerilogHDL語(yǔ)法類似于C語(yǔ)言，可讀性強(qiáng)、容易掌握。從新一代的HDL語(yǔ)言是SystemC或SystemVerilog趨勢(shì)看，采用VerilogHDL是比較好的入手選擇。VerilogHDL——適用于ASIC第63頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)用可編程邏輯器件設(shè)計(jì)電子鐘回顧用傳統(tǒng)方法如何實(shí)現(xiàn)？第64頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)用可編程邏輯器件設(shè)計(jì)電子鐘要求：用1KHZ時(shí)鐘，可以顯示時(shí)、分、秒，并可以預(yù)置時(shí)間設(shè)計(jì)步驟：畫(huà)出系統(tǒng)方框圖8.7.2設(shè)計(jì)描述和輸出模擬和仿真下載調(diào)試六位BCD七段驅(qū)動(dòng)電路1000分頻器24進(jìn)制計(jì)數(shù)器?

?

?

60進(jìn)制計(jì)數(shù)器?

?

?

60進(jìn)制計(jì)數(shù)器?

?

?

R

X42?

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??????Vccagag1KHZCLK

圖8.7.2電子鐘框圖

PLD第65頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)第66頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)Display第67頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)傳統(tǒng)設(shè)計(jì)與現(xiàn)代數(shù)字電子系統(tǒng)設(shè)計(jì)的比較傳統(tǒng)設(shè)計(jì)方法

用教材介紹的74系列等數(shù)字通用集成電路來(lái)實(shí)現(xiàn)系統(tǒng)化分子系統(tǒng)設(shè)計(jì)原理圖調(diào)試焊接元器件制版PCB

在實(shí)際使用中還存在一定的局限性，這就是它只適用于電路，而不適用于系統(tǒng)。通常，一個(gè)數(shù)字系統(tǒng)有多個(gè)外部輸入和幾十個(gè)、幾百個(gè)甚至上干個(gè)記憶單元，再用真值表、狀態(tài)固、狀態(tài)表等工具來(lái)描述它、分析它、設(shè)計(jì)它，顯然是不適當(dāng)?shù)?，也是無(wú)能為力的。現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法

采用可編程專用集成電路(如可編程邏輯器件PLD)來(lái)實(shí)現(xiàn)。由于可編程邏輯器件具有用戶可編程的邏輯特性，用戶可以在現(xiàn)場(chǎng)更改其內(nèi)部功能，因此，自它出現(xiàn)以來(lái)，在數(shù)字系統(tǒng)中得到了越來(lái)越廣泛的應(yīng)用。第68頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)傳統(tǒng)的設(shè)計(jì)方法的缺陷

“硬碰硬”，且不適于大規(guī)模電路的設(shè)計(jì)（如果SSI和MSI設(shè)計(jì)一個(gè)計(jì)算機(jī)系統(tǒng)是無(wú)法想象的）保密性差，容易被仿制設(shè)計(jì)周期長(zhǎng)（MMT大）設(shè)計(jì)難度大，不靈活。采用“搭積木式”的方法進(jìn)行設(shè)計(jì)。一旦設(shè)計(jì)好，功能無(wú)法改變。第69頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)EDA（ElectronicDesignAutomatic

）是現(xiàn)代電子系統(tǒng)設(shè)計(jì)的發(fā)展主流技術(shù)特點(diǎn)：（1）用軟件方式設(shè)計(jì)硬件，設(shè)計(jì)轉(zhuǎn)換過(guò)程由開(kāi)發(fā)系統(tǒng)自動(dòng)完成；“軟碰硬”

“紙上談兵”

“十拿九穩(wěn)”（2）系統(tǒng)可以現(xiàn)場(chǎng)編程，在線升級(jí)；（3）整個(gè)系統(tǒng)可以集成在一個(gè)芯片上(SOC)，體積小、功耗低、可靠性高。（4）設(shè)計(jì)調(diào)試于實(shí)驗(yàn)室進(jìn)行，縮短了設(shè)計(jì)周期，降低了成本，提高了可靠性。第70頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)本章小結(jié)半導(dǎo)體存儲(chǔ)器可分為RAM和ROM兩大類RAM又分為SRAM和DRAMROM可分為掩膜ROM、PROM、EPROM和E2PROMRAM和ROM的字?jǐn)U展和位擴(kuò)展PLD是可以由編程來(lái)確定其邏輯功能器件的統(tǒng)稱

PAL和GAL則是典型的低密度可編程邏輯器件

CPLD

和FPGA

屬于高密度可編程邏輯器件

利用計(jì)算機(jī)輔助設(shè)計(jì)，采用模塊化設(shè)計(jì)方法，基于高密度可編程邏輯器件的邏輯設(shè)計(jì)設(shè)計(jì)，可大大簡(jiǎn)化設(shè)計(jì)過(guò)程

第71頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)作業(yè)P2538.1 8.2 8.6 8.7 8.12第72頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.5高密度可編程邏輯器HDPLD指密度大于1000的PLDHDPLD的兩種編程方式普通編輯方式在系統(tǒng)可編程方式ispLSI/Plsi2032組成：通用邏輯塊GLB集總布線區(qū)GRP輸入輸出單元IOC輸出布線區(qū)ORP時(shí)鐘分配網(wǎng)絡(luò)CDN8.5.1ispLSI/Plsi20328.5.2EPM7128S第73頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)ispLSI/Plsi2032組成：通用邏輯塊GLB集總布線區(qū)GRP輸入輸出單元IOC輸出布線區(qū)ORP時(shí)鐘分配網(wǎng)絡(luò)CDN8.5.1

ispLSI/pLSI2032

第74頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)圖8.5.12032功能塊結(jié)構(gòu)圖

輸出布線區(qū)ORP輸入/輸出單元IOC集總布線區(qū)GRPGLB第75頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)圖8.5.22032引腳圖第76頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)通用邏輯塊GLB

GLB是2032內(nèi)部基本邏輯單元，它的結(jié)構(gòu)框圖如圖8.5.3所示，由與陣列、乘積項(xiàng)共享陣列和4輸出邏輯宏單元等組成。

直通輸入從GRP來(lái)

到GRPORP或I/O邏輯陣列乘積項(xiàng)共享陣列4輸出OLMC21620個(gè)乘積項(xiàng)寄存器或組合輸出2044圖8.5.32032GLB框圖第77頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)圖8.5.42000系列GLB結(jié)構(gòu)圖從GRP來(lái)16，I/O來(lái)2乘積項(xiàng)共享陣列

時(shí)鐘

清零第78頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)輸入輸出單元IOC：共32個(gè)，有輸入、輸出和雙向I/O三種組態(tài)從輸出布線區(qū)來(lái)自O(shè)RP旁路通道去集總布線區(qū)從OEMUX來(lái)IOCLK0IOCLK1從全局復(fù)位來(lái)M

U

XMU

XMU

XMU

XMU

XQD

IOPinMU

XVCCVCC圖8.5.52000系列IOC結(jié)構(gòu)圖第79頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)集總布線區(qū)GRP位于芯片中央，區(qū)內(nèi)是可編程連線網(wǎng)絡(luò)。通過(guò)GRP可將片內(nèi)所有邏輯塊相互連接及IOC與GRP的連接。輸出布線區(qū)ORP

是GLB和I/O之間的可編程互連陣列，其輸入是8個(gè)GLB的32個(gè)輸出端，輸出是芯片位于該側(cè)的16個(gè)IOC。通過(guò)編程，可以將任一個(gè)GLB的輸出和4個(gè)I/O端分別連接。時(shí)鐘分配網(wǎng)絡(luò)CDN

其輸入信號(hào)由三個(gè)專用輸入端Y0、Y1、Y2提供，輸出信號(hào)有5個(gè)，其中，CLK0、CLK1和CLK2提供給GLB，IOCLK0和IOCLK1提供給IOC。第80頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)8.5.2EPM7128S圖8.5.6是其PLCC封裝84腳的原理圖圖8.5.7是EPS7128S器件結(jié)構(gòu)圖

其包括：宏單元(Macro-cell)擴(kuò)展乘積項(xiàng)

共享擴(kuò)展乘積項(xiàng)并聯(lián)擴(kuò)展乘積項(xiàng)

可編程連線陣列PLAIOCB

第81頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)圖8.5.6EMP7128s引腳圖第82頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)可編程連線矩陣PLA66~126~126~121632圖8.5.7EMP7128s結(jié)構(gòu)圖全局使能

全局時(shí)鐘全局清零

6~12I/O

6~12I/O

6~12I/O

6~12I/O

第83頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)宏單元包括：與邏輯陣列、乘積項(xiàng)選擇矩陣、可編程觸發(fā)器三個(gè)功能塊，如圖8.5.8所示。圖8.5.8

EMP7128S宏單元結(jié)構(gòu)圖

第84頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)圖8.5.10EMP7128S并聯(lián)擴(kuò)展乘積項(xiàng)

MAX7000結(jié)構(gòu)中提供了共享和并聯(lián)擴(kuò)展乘積項(xiàng)，它可作為附加的乘積項(xiàng)直接送到該LAB的每個(gè)宏單元中。

圖8.5.9共享擴(kuò)展乘積項(xiàng)

第85頁(yè)，共96頁(yè)，2023年，2月20日，星期一2023/4/27西安交通大學(xué)電氣學(xué)院電子學(xué)可編程連線陣列PLA

EPM7128S的專用輸入、I/O引腳和宏單元輸出信號(hào)均可通過(guò)PLA送到各個(gè)LAB。圖8.5.11顯示出一個(gè)PLA可編程節(jié)點(diǎn)的結(jié)構(gòu)。編程單元控制2輸入與門的一個(gè)輸入端，以選擇驅(qū)動(dòng)LAB的PLA信號(hào)。

PLA信號(hào)到LAB圖