基于FPGA的大動態(tài)數(shù)控AGC系統(tǒng)設(shè)計(jì)-設(shè)計(jì)應(yīng)用

精品文檔-下載后可編輯基于FPGA的大動態(tài)數(shù)控AGC系統(tǒng)設(shè)計(jì)-設(shè)計(jì)應(yīng)用隨著軟件無線電技術(shù)和FPGA、DSP、AD等技術(shù)的高速發(fā)展，數(shù)字接收機(jī)的應(yīng)用日益廣泛。為了擴(kuò)大數(shù)字接收機(jī)的ADC動態(tài)范圍，廣泛采用了自動增益控制(AGC)，使接收機(jī)的增益隨著信號的強(qiáng)弱進(jìn)行調(diào)整，其性能的好壞直接影響著接收機(jī)能否高質(zhì)量穩(wěn)定接收。傳統(tǒng)的AGC電路大都采用模擬電路,但由于模擬AGC缺乏智能性，難以實(shí)現(xiàn)復(fù)雜的控制算法，且精度不高，調(diào)試復(fù)雜。這里介紹了一種基于FPGA和數(shù)控VGA芯片AD8370的數(shù)字自動增益控制的實(shí)現(xiàn)方法，實(shí)時(shí)地調(diào)整中頻接收機(jī)的增益，大大增強(qiáng)了系統(tǒng)的動態(tài)范圍。

1數(shù)控AGC實(shí)現(xiàn)方法

數(shù)控AGC原理框圖如圖1所示，在信號數(shù)字化后，根據(jù)樣本估計(jì)出信號功率，與參考值比較后，反饋控制前端的數(shù)控VGA芯片，將信號輸出調(diào)整到ADC的滿量程附近，以獲得全程數(shù)字量化和輸出信噪比。

圖1AGC環(huán)路框圖

要實(shí)現(xiàn)AGC控制，必須先檢測信號幅度或功率的估計(jì)值，通過正交I/Q的均方值即I2+Q2得到AGC信號功率，其中I、Q為同相正交2支路的符號峰值采樣點(diǎn)數(shù)據(jù)。計(jì)算機(jī)仿真表明，當(dāng)信號以每符號4采樣點(diǎn)進(jìn)行統(tǒng)計(jì)平均估計(jì)時(shí)，得到的估計(jì)值與定時(shí)恢復(fù)無關(guān)，即I、Q值不必為采樣點(diǎn)。

由于輸入信號的幅度通常是緩慢變化的，故可通過一段時(shí)間樣值的累加進(jìn)行估計(jì)，通常將累加值與參考值相比，得到AGC需放大或縮小的倍數(shù)。在這里，將除法運(yùn)算改為對數(shù)運(yùn)算后的減法實(shí)現(xiàn)，通過與參考值的比較，直接對應(yīng)需放大或縮小的dB數(shù)。再通過查表，轉(zhuǎn)化為數(shù)控VGA芯片的控制字，反饋至前端。這與模擬AGC相比，由于反饋部分的主要功能由數(shù)字方法實(shí)現(xiàn)，使得復(fù)雜的控制要求用數(shù)字信號處理技術(shù)能夠較容易的實(shí)現(xiàn)，且具有快速收斂和的穩(wěn)態(tài)響應(yīng)等優(yōu)點(diǎn)。

2計(jì)算機(jī)仿真

在Matlab中，首先生成PN9的偽隨機(jī)碼作為基帶信號。進(jìn)行格雷碼的預(yù)差分編碼和成型濾波，上變頻、加噪、下變頻后得到正交和同相2路基帶信號：

式中,△ω為載波頻偏,θ0為載波相位，則：

仿真中，設(shè)置其中信噪比為12dB，中頻為70MHz，符號率2Mbps，采樣率為64MHz，抽取率為8，信號功率估計(jì)時(shí)累積長度為1024點(diǎn)，即256個(gè)符號。

調(diào)整前采樣所得的中頻信號如圖2所示。其中前4000點(diǎn)的信號放大倍數(shù)為1，4001至9000點(diǎn)的信號放大倍數(shù)為10，9000點(diǎn)之后的放大倍數(shù)為20,即信號幅度有2次變化，需通過AGC進(jìn)行調(diào)整，使信號幅度保持恒定。圖2(a)為AGC調(diào)整后的中頻信號，其中調(diào)整的參考值為前4000點(diǎn)信號的功率,可以看出在4000和9000附近信號有一段抖動，這是調(diào)整所需的相應(yīng)時(shí)間;下圖為AGC的放大倍數(shù)，同樣的，在4000和9000點(diǎn)產(chǎn)生了跳變，以響應(yīng)信號幅度的變化，其中前4000點(diǎn)的放大倍數(shù)為1，4001至9000點(diǎn)的放大倍數(shù)變?yōu)?.1，而9000點(diǎn)之后則為0.05。另外根據(jù)仿真結(jié)果，信號功率估計(jì)值偏差小于1dB，因此，該估計(jì)算法和調(diào)整控制是準(zhǔn)確有效的。

圖2調(diào)整前后的信號及放大倍數(shù)

3硬件實(shí)現(xiàn)

硬件方案的具體實(shí)現(xiàn)如圖3所示。上面為信號處理板卡，下面為中頻執(zhí)行板卡。其中控制板卡上AD轉(zhuǎn)換由AD9640芯片完成，輸入信號的峰峰值可設(shè)置范圍為1~2V，本系統(tǒng)初始化為2V;控制部分在FPGAXC4VLX100中完成，以產(chǎn)生時(shí)鐘、使能和數(shù)據(jù)三線控制信號;作為環(huán)路執(zhí)行元件的是前端中頻板上的AD8370，其控制功率增益范圍為-11~+34dB;3dB帶寬為750MHz;串行的8bit控制信號接口;提供200Ω差分輸入和100Ω差分輸出。由于本方案動態(tài)范圍需達(dá)60dB，故采用了2級AD8370級聯(lián)，為了讓系統(tǒng)工作穩(wěn)定，設(shè)計(jì)時(shí)應(yīng)使2級的放大倍數(shù)盡量接近，以避免第2級出現(xiàn)飽和，因此在將調(diào)整的倍數(shù)轉(zhuǎn)化為AD8370控制字時(shí)，需特別注意。

圖3硬件測試板卡

系統(tǒng)由微波信號源4438C產(chǎn)生中頻70MHz、比特率4Mbps的QPSK信號，采樣時(shí)鐘64MHz，由前端中頻部分的DDS產(chǎn)生，系統(tǒng)抽取率仍為8，由DDC后的CIC完成。

實(shí)現(xiàn)中，I、Q兩路的均方值由FPGA中乘法器DSP48求取，累加器完成均方值的累加，而累加樣本點(diǎn)的個(gè)數(shù)直接決定了控制調(diào)整的相應(yīng)速度，累加長度太長會使相應(yīng)速度變慢，無法跟上信號的變化;但長度太短又會使估計(jì)的功率值不準(zhǔn)，起伏太大從而引起控制精度的下降，通過實(shí)測發(fā)現(xiàn)通常數(shù)百符號即可得出較準(zhǔn)確的信號功率估值，因此對符號率百K以上量級的信號而言可以在數(shù)毫秒甚至更短的時(shí)間內(nèi)完成信號的調(diào)整。本系統(tǒng)設(shè)置為1ms進(jìn)行調(diào)整，即2048個(gè)符號得到估計(jì)值。此外，求對數(shù)運(yùn)算以及信號需調(diào)整的倍數(shù)到控制字的轉(zhuǎn)換都通過查表實(shí)現(xiàn)，其中增益控制字查找表的可實(shí)現(xiàn)增益為-13~+60dB，其深度為4096，即每1dB的變化對應(yīng)56個(gè)步進(jìn)，可實(shí)現(xiàn)0.02dB的調(diào)整，因此結(jié)合之前的準(zhǔn)確估計(jì)一起實(shí)現(xiàn)了較高的控制精度。

為避免低信噪比情況下AD長時(shí)間工作在溢出狀態(tài)，系統(tǒng)設(shè)置的參考值設(shè)計(jì)為比AD滿量程小2dB左右。經(jīng)測試，當(dāng)4dBm的QPSK信號直接輸入AD時(shí),AD采集信號的量化值為#6000左右，距14位滿量程對應(yīng)的#8192約2dB，故以此功率為參考。如圖4所示，橫軸為輸入信號功率，縱軸為AGC的增益。理論上2級AD8370級聯(lián)能實(shí)現(xiàn)90dB的動態(tài)，但實(shí)測中,在信噪比10dB條件下，單級在-7~+28dB范圍，2級聯(lián)合在-14~+56dB時(shí),其線性性較好，故在本系統(tǒng)中實(shí)現(xiàn)了近70dB的動態(tài)范圍。

圖4輸入信號強(qiáng)度及對應(yīng)的AGC增益

4結(jié)束語

首先介紹了數(shù)控AGC的原理，指出AGC的數(shù)字實(shí)現(xiàn)方法的優(yōu)點(diǎn)。在此基礎(chǔ)上，對功率檢測以及反饋控制方法進(jìn)行了計(jì)算機(jī)仿真，結(jié)果表明，該方法是可行的，適合FPGA實(shí)現(xiàn)。在硬件實(shí)現(xiàn)中，通過2級AD8370級聯(lián)實(shí)現(xiàn)了近70dB的動態(tài)范圍變化，并保證了控制精度誤差小于1dB。

參考文獻(xiàn):

[1].VGAdatasheet/datasheet/VGA+_2568786.html.[2].