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文檔簡介

千里之行，始于足下讓知識帶有溫度。第第2頁/共2頁精品文檔推薦數(shù)電實驗報告(一)數(shù)字電路試驗設(shè)計報告

試驗名稱：組合規(guī)律討論（一）——QuartusⅡ軟件的使用

試驗?zāi)康模?/p>

1.學(xué)會使用QuartusⅡ軟件，運用該軟件設(shè)計電路原理圖。

2.學(xué)會用語言設(shè)計電路原理圖，并會對設(shè)計圖舉行功能和時序

仿真。

3.學(xué)會從QuartusⅡ軟件中下載原理圖到FPGA,測試電路功能。試驗儀器：

1.計算機1臺

2.數(shù)字電路試驗板1塊

試驗內(nèi)容：

1.利用軟件，用原理圖輸入的辦法實現(xiàn)三變量多數(shù)表決器電

路，舉行功能和時序仿真，記錄仿真波形。

2.利用QuartusⅡ軟件，用VHDL文本輸入的辦法實現(xiàn)一位全加

器電路，舉行功能和時序仿真，并下載入FPGA，在實驗箱上

測試其電路功能。

設(shè)計過程及仿真結(jié)果：

1.三變量多數(shù)表決器原理圖

功能仿真波形

時序仿真波形

2.一位全加器的VHDL語言描述

entityadd1is

port(

A,B,C:inbit;

D,S:outbit

);

endadd1;

architectureoneofadd1is

begin

S<=AXORBXORC;

D<=((AXORB)ANDC)OR(AANDB);

endone;

一位全加器功能真值表

驗證其功能

功能仿真波形

時序仿真波形

試驗結(jié)果分析：

（1）由仿真結(jié)果可以看出，三變量多數(shù)表決器電路原理圖及一位全加器的VHDL語言描述正確。

（2）由仿真結(jié)果可知，功能仿真時對信號的輸入沒有延遲，而時序仿真時，當多個輸入信號在同一時刻處同時發(fā)生變化時，此時電路存在競爭，會有冒險，故從仿真

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