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數(shù)電實(shí)驗(yàn)報(bào)告(一)_第2頁(yè)
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千里之行，始于足下讓知識(shí)帶有溫度。第第2頁(yè)/共2頁(yè)精品文檔推薦數(shù)電實(shí)驗(yàn)報(bào)告(一)數(shù)字電路試驗(yàn)設(shè)計(jì)報(bào)告

試驗(yàn)名稱：組合規(guī)律討論（一）——QuartusⅡ軟件的使用

試驗(yàn)?zāi)康模?/p>

1.學(xué)會(huì)使用QuartusⅡ軟件，運(yùn)用該軟件設(shè)計(jì)電路原理圖。

2.學(xué)會(huì)用語(yǔ)言設(shè)計(jì)電路原理圖，并會(huì)對(duì)設(shè)計(jì)圖舉行功能和時(shí)序

仿真。

3.學(xué)會(huì)從QuartusⅡ軟件中下載原理圖到FPGA,測(cè)試電路功能。試驗(yàn)儀器：

1.計(jì)算機(jī)1臺(tái)

2.數(shù)字電路試驗(yàn)板1塊

試驗(yàn)內(nèi)容：

1.利用軟件，用原理圖輸入的辦法實(shí)現(xiàn)三變量多數(shù)表決器電

路，舉行功能和時(shí)序仿真，記錄仿真波形。

2.利用QuartusⅡ軟件，用VHDL文本輸入的辦法實(shí)現(xiàn)一位全加

器電路，舉行功能和時(shí)序仿真，并下載入FPGA，在實(shí)驗(yàn)箱上

測(cè)試其電路功能。

設(shè)計(jì)過(guò)程及仿真結(jié)果：

1.三變量多數(shù)表決器原理圖

功能仿真波形

時(shí)序仿真波形

2.一位全加器的VHDL語(yǔ)言描述

entityadd1is

port(

A,B,C:inbit;

D,S:outbit

);

endadd1;

architectureoneofadd1is

begin

S<=AXORBXORC;

D<=((AXORB)ANDC)OR(AANDB);

endone;

一位全加器功能真值表

驗(yàn)證其功能

功能仿真波形

時(shí)序仿真波形

試驗(yàn)結(jié)果分析：

（1）由仿真結(jié)果可以看出，三變量多數(shù)表決器電路原理圖及一位全加器的VHDL語(yǔ)言描述正確。

（2）由仿真結(jié)果可知，功能仿真時(shí)對(duì)信號(hào)的輸入沒(méi)有延遲，而時(shí)序仿真時(shí)，當(dāng)多個(gè)輸入信號(hào)在同一時(shí)刻處同時(shí)發(fā)生變化時(shí)，此時(shí)電路存在競(jìng)爭(zhēng)，會(huì)有冒險(xiǎn)，故從仿真

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