時序邏輯電路演示

（優(yōu)選）第章時序邏輯電路ppt講解目前一頁\總數五十七頁\編于八點本章主要內容(1)時序電路的基本組成(2)時序電路的描述方法(3)時序電路的分析(4)時序電路的設計目前二頁\總數五十七頁\編于八點6.1時序電路的基本組成圖6.1是用框圖表示的時序電路的基本組成情況。它由組合邏輯電路及存儲電路兩部分組成。其中x1,…,xn稱為時序電路的輸入，Z1,…,Zm稱為時序電路的輸出；Y1,…,Yr為時序電路的內部輸出，同時又是其存儲電路的輸入；y1,…,yr為時序電路的內部輸入，同時又是其存儲電路的輸出。圖6.1時序電路的組成目前三頁\總數五十七頁\編于八點這些變量之間的關系可用邏輯關系式表示為：

Zi=gi(x1,…,xn;y1,…,yr)，i=1,…,m(6-1)Yi=hi(x1,…,xn;y1,…,yr)，i=1,…,r(6-2)

把式(6-1)稱作輸出函數，式(6-2)稱作控制函數或激勵函數。時序電路中的存儲電路可以是第5章中介紹過的各類觸發(fā)器，也可以是其他類型的存儲器件。目前四頁\總數五十七頁\編于八點5按照電路的工作方式，分為同步時序邏輯電路和異步時序邏輯電路兩大類。在同步時序邏輯電路中，各觸發(fā)器的時鐘脈沖相同；。在異步時序邏輯電路中，各觸發(fā)器的時鐘脈沖不相同，各觸發(fā)器狀態(tài)的改變不是同時發(fā)生的。按照電路輸出對輸入信號的依從關系，可分為Mealy型時序電路和Moore型時序電路。如果時序邏輯電路的輸出是電路輸入和電路狀態(tài)的函數，則稱為Mealy型時序電路；如果時序邏輯電路的輸出僅僅是電路狀態(tài)的函數，則稱為Moore型時序電路。

目前五頁\總數五十七頁\編于八點6目前六頁\總數五十七頁\編于八點6.2時序電路的描述方法在時序電路中，針對電路狀態(tài)的一次改變，把改變之前的狀態(tài)叫時序電路的現(xiàn)態(tài)，把改變之后的狀態(tài)叫時序電路的次態(tài)。時序電路的輸入、輸出、現(xiàn)態(tài)和次態(tài)之間的函數關系可以用狀態(tài)圖、狀態(tài)表或時間圖清晰地加以描述和說明。6.2.1狀態(tài)圖狀態(tài)圖也叫狀態(tài)轉換圖，它是反映時序電路狀態(tài)轉換規(guī)律及相應輸入、輸出取值情況的幾何圖形表示。目前七頁\總數五十七頁\編于八點在這種表示中，將時序電路所有獨立可能的狀態(tài)用若干圓圈來表示，圈內標記不同的字母或數字，用以表示各種不同的狀態(tài)。圓圈之間用帶箭頭的直線或弧線連接起來，用以表示狀態(tài)跳變的方向，箭頭尾端圓圈內標注的是電路的現(xiàn)態(tài)，箭頭指向圓圈內標注的是電路的次態(tài)。帶箭頭的直線或弧線旁都記有輸入變量x和相應的輸出Z，用x／Z表示。如圖6.2所示。

圖6.2時序電路的狀態(tài)圖目前八頁\總數五十七頁\編于八點

6.2.2狀態(tài)表狀態(tài)表也叫狀態(tài)轉換表，它是用表格的形式來描述時序電路。在這種表示中，時序電路的全部輸入列在表的頂部，表的左邊列出現(xiàn)態(tài)，表的內部列出次態(tài)和輸出。狀態(tài)表的一般列法如表6-1所示。表6-1時序電路的狀態(tài)表

次態(tài)/輸出

輸出輸入xyY/Z表6-1所示的狀態(tài)表的讀法是：處在現(xiàn)態(tài)y的時序電路，當輸入為x時，該電路將進入輸出為Z的次態(tài)Y。目前九頁\總數五十七頁\編于八點6.2.3時間圖時間圖又叫工作波形圖。它用波形圖的形式，形象地描述了時序電路的輸入信號、輸出信號以及電路的狀態(tài)轉換等在時間上的對應關系。目前十頁\總數五十七頁\編于八點例6-1

研究具有一個輸入變量x、一個輸出變量Z和兩個狀態(tài)變量y1y2的時序電路，其中有：

輸入：x=0，x=1

狀態(tài)：［y1y2］=［00］≡A，［y1y2］=［01］≡B

［y1y2］=［10］≡C，［y1y2］=［11］≡D

輸出：Z=0，Z=1該時序電路的狀態(tài)圖如圖6.3所示，狀態(tài)表如表6-2所示。

圖6.3狀態(tài)圖目前十一頁\總數五十七頁\編于八點

表6-2狀態(tài)表

次態(tài)/輸出

輸入現(xiàn)態(tài)

0

1

ABCDD/0B/1C/1A/0C/1A/0D/0B/1目前十二頁\總數五十七頁\編于八點從狀態(tài)表和狀態(tài)圖可以看到，假設初始狀態(tài)處于A（即y1y2=00），如果這時加入輸入x=0，則電路就進入次態(tài)D，且輸出Z=0；在處于狀態(tài)D時，如果又加入輸入x=1，則電路又進入狀態(tài)B，且輸出Z=1，等。所以，如果加到這個電路的輸入為如下序列：

x=0110101100若電路的初始狀態(tài)為A，則與每個輸入對應的狀態(tài)轉換如下：

輸入：0110101100

現(xiàn)態(tài)：ADBADBBACC

次態(tài)：DBADBBACCC

輸出：0100110111目前十三頁\總數五十七頁\編于八點可見，若這個電路的初始狀態(tài)為A，當加入如上的輸入序列之后，所引起的輸出序列為：

Z=0100110111電路最后停留在終態(tài)C。目前十四頁\總數五十七頁\編于八點6.2.4Mealy模型Mealy模型的時序電路也稱指定跳變的時序電路。該模型的狀態(tài)表和狀態(tài)圖反映出：時序電路的輸出和它的現(xiàn)態(tài)和輸入都有關。表6-3所示的是一個Mealy模型時序電路的狀態(tài)表，對應的狀態(tài)圖如圖6.4所示。

表6-3Mealy模型狀態(tài)表

圖6.4Mealy模型狀態(tài)圖

輸入現(xiàn)態(tài)

0

1ABCB/1B/0A/0C/0A/1C/0目前十五頁\總數五十七頁\編于八點圖6.5給出的是一個具體的Mealy模型時序電路，它是一個由JK觸發(fā)器及有關的組合電路構成的可逆二進制計數器。該時序電路的狀態(tài)表如表6-4所示，對應的狀態(tài)圖如圖6.6所示。

圖6.5Mealy模型電路舉例目前十六頁\總數五十七頁\編于八點

表6-4狀態(tài)表

次態(tài)/輸出

圖6.6狀態(tài)圖從該Mealy模型電路的狀態(tài)表及狀態(tài)圖中可以清楚地看到，電路的輸出不僅與現(xiàn)態(tài)有關而且與輸入也有關的情形。例如，現(xiàn)態(tài)為00，輸入是0時，輸出是1；現(xiàn)態(tài)為00，輸入是1時，則輸出是0。

輸入x現(xiàn)態(tài)Q0Q1

01

0001101101/110/111/100/111/000/001/110/1目前十七頁\總數五十七頁\編于八點6.2.5Moore模型Moore模型時序電路的輸出僅由電路的現(xiàn)態(tài)所決定。對于Moore模型時序電路，如果仍按Mealy型電路的規(guī)定作狀態(tài)圖，那么在所得到的狀態(tài)圖中，從每一個圓圈出發(fā)的箭頭線一定有相同的輸出。由此可以把輸出不標在箭頭線旁邊的“輸入／輸出”標注上，而標在僅與該輸出有關的圓圈內，即圓圈內的標注應改為“現(xiàn)態(tài)／輸出”。如圖6.7所示，就是一個Moore模型時序電路的狀態(tài)圖。

圖6.7Moore模型狀態(tài)圖目前十八頁\總數五十七頁\編于八點Moore模型的狀態(tài)表也具有新的格式，即由于狀態(tài)表的每一行有相同的輸出，所以可以把輸出從原來的“次態(tài)／輸出”欄內提出來，并單開一列，如表6-5所示。

表6-5Moore模型狀態(tài)表

輸入現(xiàn)態(tài)01輸出ABCCBBBCA010目前十九頁\總數五十七頁\編于八點6.3時序電路的分析時序電路的分析就是根據給定的時序電路，求出它的狀態(tài)表、狀態(tài)圖或時間圖，從而確定其邏輯功能和工作特性的過程。同步時序電路分析的大致步驟如下：

(1)根據給定的電路結構，列出電路的輸出函數表達式和各觸發(fā)器的激勵函數表達式。

(2)根據觸發(fā)器的次態(tài)方程和激勵函數式，求出各觸發(fā)器的狀態(tài)表達式。

(3)根據狀態(tài)表達式和輸出函數表達式，列出該時序電路的狀態(tài)表和狀態(tài)圖。

(4)用時間圖或文字描述的方式對電路特性進行表述。

目前二十頁\總數五十七頁\編于八點例6-2

分析如圖6.8所示的同步時序電路，其中x為外部輸入信號，Z為電路的輸出信號。圖6.8例6-2邏輯圖目前二十一頁\總數五十七頁\編于八點第一步，根據圖6.8所給的電路結構，列出觸發(fā)器的激勵函數表達式和輸出函數表達式為：

D=xy*+x*y(6-3)Z=xy(6-4)第二步，把第一步得到的激勵函數表達式代入D觸發(fā)器的次態(tài)方程yn+1=D中，得到該觸發(fā)器的狀態(tài)表達式為：

yn+1=xy*+x*y(6-5)第三步，根據狀態(tài)表達式和輸出函數表達式列出該電路的狀態(tài)表和狀態(tài)圖，如表6-6和圖6.9所示。目前二十二頁\總數五十七頁\編于八點

表6-6狀態(tài)表次態(tài)yn+1/輸出Z

圖6.9狀態(tài)圖

輸入x

現(xiàn)態(tài)y01010/01/01/00/1目前二十三頁\總數五十七頁\編于八點也可以用符號A和B分別表示狀態(tài)0和1，則上述的狀態(tài)表和狀態(tài)圖又可改寫表6-7和圖6.10的形式。

表6-7狀態(tài)表

次態(tài)yn+1/輸出Z

圖6.10狀態(tài)圖

輸入x現(xiàn)態(tài)y

0

1ABA/0B/0B/0A/1目前二十四頁\總數五十七頁\編于八點第四步，作時間圖對電路特性進行描述，如圖6.11所示。

圖6.11時間圖目前二十五頁\總數五十七頁\編于八點從該時間圖容易看出，在同樣輸入信號作用下，電路的初始狀態(tài)不同，相應的輸出也不相同。如圖中，初始狀態(tài)為A，則產生的狀態(tài)序列為③行，相應的輸出為④行；初始狀態(tài)為B，則產生的狀態(tài)序列為⑤行，相應的輸出為⑥行。在本例中，只有當電路出現(xiàn)狀態(tài)B，且輸入x=1時，才有輸出Z=1。目前二十六頁\總數五十七頁\編于八點6.4時序電路的設計時序電路的設計，也稱時序電路的綜合。它是時序電路分析的逆過程。同步時序電路設計的一般步驟為：(1)根據電路的設計要求，作出狀態(tài)表或狀態(tài)圖；(2)進行狀態(tài)化簡；(3)進行狀態(tài)分配，即對每一個狀態(tài)指定一個二進制代碼；(4)選定觸發(fā)器，并根據所選觸發(fā)器的激勵表及簡化后的狀態(tài)表求出各觸發(fā)器的激勵函數表達式和時序電路的輸出函數表達式。(5)根據上面求得的表達式，畫出時序電路的邏輯圖。目前二十七頁\總數五十七頁\編于八點

6.4.1根據設計要求形成原始狀態(tài)表狀態(tài)表就是把用語言文字描述的對時序電路的要求通過表格的形式表示出來。它是整個設計過程的基礎和依據，后面的設計步驟都要在狀態(tài)表的基礎上進行。最初形成的狀態(tài)表，稱為原始狀態(tài)表。它不一定是最簡的，即允許其中存在多余的狀態(tài)，但必須保證不能有狀態(tài)遺漏或錯誤。在確定狀態(tài)數目時，應按“寧多勿漏”的原則來進行，以確保邏輯功能的正確和完備性。目前二十八頁\總數五十七頁\編于八點例6-4

設計一個二進制序列檢測器，要求當輸入連續(xù)三個1或三個以上1時，電路輸出為1，否則輸出為0。作出這個時序電路的原始狀態(tài)表。由設計要求可知，要設計的電路有一個輸入x和一個輸出Z，輸入x為一個二進制序列，每當其中出現(xiàn)連續(xù)三個1時，該檢測電路能夠識別并輸出1；當有連續(xù)三個以上1時，則在第三個以及相繼的連續(xù)1出現(xiàn)時，電路也輸出1，直到輸入轉為0時，輸出才變?yōu)?。例如：輸入x序列：輸出Z序列：0000011110000目前二十九頁\總數五十七頁\編于八點由上面的分析可知，檢測電路要判斷是否連續(xù)輸入3個1，至少應將輸入的前兩位二進制數碼“記憶”下來。前兩位二制數碼形成4種不同的狀態(tài)組合，即00，01，10，11，我們用A，B，C，D分別代表這4種狀態(tài)組合。如果采用兩位具有左移功能的存儲器件來“記憶”輸入的歷史情況，則電路的狀態(tài)轉移情況及相應的輸出應該是：當電路記憶的輸入歷史情況為01，如果此時輸入為0，則電路的下一狀態(tài)按左移規(guī)律應為10，輸出為0；如果輸入為1，電路的下一狀態(tài)則變?yōu)?1，輸出仍為0。目前三十頁\總數五十七頁\編于八點當電路記憶的輸入歷史情況為10，如果此時輸入為0，則下一狀態(tài)為00，輸出為0；如果輸入為1，則下一狀態(tài)為01，輸出也為0。其余可依此類推。只有在當前的記憶的歷史情況為11，而此時的輸入為1時，電路的下一狀態(tài)仍為11，此時電路的輸出才為1。至此可以得到表征所要設計電路特性的狀態(tài)表和相應的狀態(tài)圖，如表6-9和圖6.14所示，圖6.14中的字母A、B、C、D分別代表狀態(tài)組合00、01、10、11。目前三十一頁\總數五十七頁\編于八點

表6-9狀態(tài)表

次態(tài)/輸出

圖6.14狀態(tài)圖

輸入現(xiàn)態(tài)

0

10001101100/010/000/010/001/011/001/011/1目前三十二頁\總數五十七頁\編于八點336.4.2.狀態(tài)化簡在建立原始狀態(tài)圖和原始狀態(tài)表時，將重點放在正確地反映設計要求上，因而往往可能會多設置一些狀態(tài)，但狀態(tài)數目的多少將直接影響到所需觸發(fā)器的個數。對于具有M個狀態(tài)的時序電路來說，所需觸發(fā)器的個數n由下式決定：可見，狀態(tài)數目減少會使觸發(fā)器的數目減少并簡化電路。因此，狀態(tài)簡化的目的就是要消去多余狀態(tài)，以得到最簡狀態(tài)圖和最簡狀態(tài)表。目前三十三頁\總數五十七頁\編于八點34狀態(tài)的等價

設Si和Sj是原始狀態(tài)表中的兩個狀態(tài)，若分別以Si和Sj為初始狀態(tài)，加入任意的輸入序列，電路均產生相同的輸出序列，且都向同一個次態(tài)轉換，即兩個狀態(tài)的轉移效果相同，則稱Si和Sj是等價狀態(tài)或等價狀態(tài)對，記作［SiSj］。凡是相互等價的狀態(tài)都可以合并成一個狀態(tài)。在狀態(tài)表中判斷兩個狀態(tài)是否等價的具體條件如下：第一，在相同的輸入條件下都有相同的輸出。第二，在相同的輸入條件下次態(tài)也等價。次態(tài)等價有三種情況：①次態(tài)相同;

②次態(tài)交錯;

③次態(tài)互為隱含條件。目前三十四頁\總數五十七頁\編于八點（1）觀察狀態(tài)S2和S5；（2）觀察S6和S7兩個狀態(tài)；（3）觀察S1和S3兩個狀態(tài)。例：原始狀態(tài)表目前三十五頁\總數五十七頁\編于八點等價狀態(tài)具有傳遞性：若Si和Sj等價，Si和Sk等價，則Sj和S等價k也等價，記作［SjSk］。相互等價狀態(tài)的集合稱為等價類，凡不被其它等價類所包含的等價類稱為最大等價類。例如，根據等價狀態(tài)的傳遞性可知，若有［SiSj］和［SiSk］，則有［SjSk］，它們都稱為等價類，而只有［SiSjSk］才是最大等價類。另外，在狀態(tài)表中，若某一狀態(tài)和其它狀態(tài)都不等價，則其本身就是一個最大等價類。狀態(tài)表的化簡，實際就是尋找所有最大等價類，并將最大等價類合并，最后得到最簡狀態(tài)表。目前三十六頁\總數五十七頁\編于八點最大等價類為：［S1S3］［S2S4S5］［S6S7］原始狀態(tài)表最簡狀態(tài)表最簡狀態(tài)表目前三十七頁\總數五十七頁\編于八點386.4.3狀態(tài)分配狀態(tài)分配是指將狀態(tài)表中每一個字符表示的狀態(tài)賦以適當的二進制代碼，得到代碼形式的狀態(tài)表（二進制狀態(tài)表），以便求出激勵函數和輸出函數，最后完成時序電路的設計。狀態(tài)分配合適與否，雖然不影響觸發(fā)器的級數，但對所設計的時序電路的復雜程度有一定的影響。然而，要得到最佳分配方案是很困難的。這首先是因為編碼的方案太多，如果觸發(fā)器的個數為n，實際狀態(tài)數為M，則一共有2n種不同代碼。目前三十八頁\總數五十七頁\編于八點當M增大時，N值將急劇增加，要尋找一個最佳方案很困難。此外，雖然人們已提出了許多算法，但也都還不成熟，因此在理論上這個問題還沒解決。在眾多算法中，相鄰法比較直觀、簡單，便于采用。它有三條原則，即符合下列條件的狀態(tài)應盡可能分配相鄰的二進制代碼（僅供參考）：①具有相同次態(tài)的現(xiàn)態(tài)。②同一現(xiàn)態(tài)下的次態(tài)。③具有相同輸出的現(xiàn)態(tài)。三條原則以第一條為主，兼顧第二、第三條。目前三十九頁\總數五十七頁\編于八點6.4.4時序電路設計舉例例6-6

設計一個能識別輸入序列01的同步時序電路。該電路具有一個輸入x和一個輸出Z，不論什么時候，只要輸入中出現(xiàn)x=01序列時，所設計的電路就應該產生輸出1信號，對于其他任何輸入，輸出皆為0。例如，如果輸入序列為：

那么輸出序列應該是：

目前四十頁\總數五十七頁\編于八點設計的第一步是構造滿足上述要求的狀態(tài)圖和狀態(tài)表。首先，假定要設計的電路處在某一起始狀態(tài)A。若輸入為1，因為1不是要識別的輸入序列“01”的第一個符號，所以輸出Z=0，并且電路仍停留在狀態(tài)A，如圖6.17(a)所示。如果電路處于初始狀態(tài)A，且輸入為0時，那么由于它是要識別的輸入序列的第一個符號，電路應將這個情況記下，因此電路進入新的狀態(tài)B，但此時的輸出仍應為0，如圖6.17(b)所示。目前四十一頁\總數五十七頁\編于八點

假設電路處在狀態(tài)B，并且輸入為0，因為0不是識別序列“01”的第二個符號，所以電路仍停在狀態(tài)B，得到輸出Z=0，如圖6.17(c)所示。最后，如果電路處在狀態(tài)B，輸入符號是1，這是要識別的輸入序列“01”的第二個符號，此時電路已檢測到“01”序列，產生輸出Z=1，并可以回到初始狀態(tài)A。圖6.17(d)是最后得到的狀態(tài)圖。

目前四十二頁\總數五十七頁\編于八點圖6.17狀態(tài)圖目前四十三頁\總數五十七頁\編于八點與圖6.17(d)所示的狀態(tài)圖相對應的狀態(tài)表如表6-17所示。通過觀察即可看出，該狀態(tài)表已經是最簡化狀態(tài)表。

狀態(tài)分配:

因共有兩個狀態(tài)，故只需一位二進制代碼即可表示，這里選分配為A=0，B=1(當然也可選相反的分配，即A=1，B=0)。因此表6-17又可改畫為表6-18。

表6-17狀態(tài)表表6-18改畫后的狀態(tài)表

次態(tài)/輸出次態(tài)/輸出

輸入x現(xiàn)態(tài)Q

0

1

AB

B/0B/0

A/0A/1

輸入X現(xiàn)態(tài)Q

0

1011/01/00/00/1目前四十四頁\總數五十七頁\編于八點如果選用鐘控RS觸發(fā)器實現(xiàn)此時序電路，那么問題就變成，如何根據表6-18及鐘控RS觸發(fā)器的激勵表，來確定復位端R和置位端S應該加什么樣的信號(即求出觸發(fā)器的激勵函數表達式)。為此，可導出表6-19。

表6-19導出表

XQQn+1

RSZ00011011110000d11d000001目前四十五頁\總數五十七頁\編于八點用圖6.18所示的卡諾圖化簡，可得所設計電路的觸發(fā)器激勵函數表達式及電路輸出函數表達式：R=x,S=x*,Z=xQ由所得表達式，容易作出邏輯電路圖，如圖6.19所示。

圖6.18R、S和Z的卡諾圖

圖6.19邏輯圖

目前四十六頁\總數五十七頁\編于八點47本章小結1．時序邏輯電路一般由組合電路和存儲電路兩部分組成。2．按照電路的工作方式，時序邏輯電路可以分為同步和異步時序邏輯電路兩大類；按照電路輸出對輸入信號的依從關系，時序邏輯電路又可分為Mealy型和Moore型時序電路。3．在Mealy型時序電路中，輸出同時取決于存儲電路的狀態(tài)和輸入信號；而在Moore型時序電路中，輸出只與存儲電路的狀態(tài)有關。4．時序邏輯電路的分析，就是對一個給定的時序邏輯電路，通過分析，確定該時序電路的邏輯功能。目前四十七頁\總數五十七頁\編于八點485．時序邏輯電路的設計就是根據給定的邏輯功能要求，設計出符合要求的邏輯電路。它實際上是分析的逆過程。6．同步時序邏輯電路的設計步驟如下：（1）由給定的邏輯功能要求求出原始狀態(tài)圖；（2）對原始狀態(tài)圖進行化簡；（3）對狀態(tài)進行編碼，并畫出編碼后的狀態(tài)圖和狀態(tài)表；（4）選擇觸發(fā)器的類型及個數；（5）求出電路的輸出方程和各觸發(fā)器的驅動方程；（6）畫出設計好的邏輯電路圖目前四十八頁\總數五十七頁\編于八點例：用D觸發(fā)器設計一個8421BCD碼同步十進制加計數器。(1)列出8421碼同步十進制加計數器的狀態(tài)表000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次態(tài)現(xiàn)態(tài)計數脈沖