數(shù)字邏輯第章組合邏輯電路

3.1邏輯門電路邏輯門電路的發(fā)展兩大類晶體管雙極結(jié)型晶體管——DTL、TTL、ECLMOS晶體管——NMOS、PMOS、CMOS電子管晶體管分立元件（（集成電路SSI（100以下）MSI（102~103）LSI（103~104）超大規(guī)模VLSI（104以上）目前一頁\總數(shù)一百一十五頁\編于七點(diǎn)根據(jù)電路集成度規(guī)模分類目前二頁\總數(shù)一百一十五頁\編于七點(diǎn)3.1.1邏輯電平與正、負(fù)邏輯

1.邏輯電平在數(shù)字電路中，用邏輯電平來表示邏輯變量的邏輯狀態(tài)0和1。邏輯電平有高電平（H）和低電平（L）之分，高電平表示一種狀態(tài)，而低電平則表示另一種不同的狀態(tài)，它們表示的都是一定的電壓范圍，而不是一個(gè)固定不變的值。例如在TTL電路中，常常規(guī)定標(biāo)準(zhǔn)高電平VH=3.6V，標(biāo)準(zhǔn)低電平為VL=0.2V。圖3-1TTL邏輯電平的電壓范圍目前三頁\總數(shù)一百一十五頁\編于七點(diǎn)2.正邏輯和負(fù)邏輯正邏輯和負(fù)邏輯是對(duì)邏輯1和邏輯0所表示的邏輯電平的一種約定。用高電平表示邏輯1，用低電平表示邏輯0，這是正邏輯；反之，如果用高電平表示邏輯0，用低電平表示邏輯1，就是負(fù)邏輯。目前四頁\總數(shù)一百一十五頁\編于七點(diǎn) 對(duì)于同一電路，可以采用正邏輯，也可以采用負(fù)邏輯。正邏輯和負(fù)邏輯的規(guī)定不涉及邏輯電路本身的結(jié)構(gòu)與性能好壞，但不同的規(guī)定可以使同一電路具有不同的邏輯功能?？梢赃\(yùn)用反演規(guī)則實(shí)現(xiàn)正、負(fù)邏輯的相互轉(zhuǎn)換。一個(gè)正邏輯與門輸入為A、B，輸出，運(yùn)用反演規(guī)則有，即正邏輯與門等價(jià)于負(fù)邏輯或門。在本教材中，若無特殊說明，約定按正邏輯討論問題，所有門電路的符號(hào)均按正邏輯表示。目前五頁\總數(shù)一百一十五頁\編于七點(diǎn)3.1.2半導(dǎo)體器件的開關(guān)特性 在數(shù)字電路中，經(jīng)常將半導(dǎo)體二極管、三極管和MOS管作為開關(guān)元件使用，它們?cè)陔娐分械墓ぷ鳡顟B(tài)有時(shí)導(dǎo)通，有時(shí)截止，并能在信號(hào)的控制下進(jìn)行兩種狀態(tài)的轉(zhuǎn)換。一個(gè)理想的開關(guān)，接通時(shí)阻抗應(yīng)為零，斷開時(shí)阻抗應(yīng)為無窮大，而這兩種狀態(tài)之間的轉(zhuǎn)換應(yīng)該是瞬間完成的。但實(shí)際上這兩種狀態(tài)之間的轉(zhuǎn)換需要時(shí)間，轉(zhuǎn)換時(shí)間的長(zhǎng)短反映了該器件開關(guān)速度的快慢。目前六頁\總數(shù)一百一十五頁\編于七點(diǎn)1.半導(dǎo)體二極管的開關(guān)特性在數(shù)字電路中，二極管可以等效成一個(gè)單向?qū)щ姷拈_關(guān)。當(dāng)正極與負(fù)極之間的電壓差達(dá)到某個(gè)導(dǎo)通閾值（一般鍺管約0.1V，硅管約0.5V）后，二極管內(nèi)可以流過很大的電流，此為二極管的導(dǎo)通狀態(tài)。在導(dǎo)通狀態(tài)下二極管的電阻很小，幾乎可以等效為一個(gè)接通的開關(guān)。盡管在導(dǎo)通狀態(tài)下流過二極管的電流可以繼續(xù)增大，但是二極管兩端的電壓幾乎維持在導(dǎo)通閾值電壓附近不變（這是二極管的鉗位作用)。目前七頁\總數(shù)一百一十五頁\編于七點(diǎn)

當(dāng)二極管正極與負(fù)極之間的電壓差低于其導(dǎo)通閾值時(shí)，二極管呈現(xiàn)很大的電阻，流過二極管的電流極小，此為二極管的截止?fàn)顟B(tài)，可以等效為二極管兩端斷開。

二極管由反向截止轉(zhuǎn)換為正向?qū)ㄋ璧臅r(shí)間，一般稱為開啟時(shí)間。因?yàn)槎O管正向?qū)〞r(shí)電阻很小，與二極管內(nèi)PN結(jié)等效電容并聯(lián)之后，電容作用不明顯，所以轉(zhuǎn)換時(shí)間很短，一般可以忽略不計(jì)。二極管由正向?qū)ㄞD(zhuǎn)換為反向截止所需的時(shí)間，一般稱為關(guān)斷時(shí)間。二極管反向截止時(shí)電阻很大，PN結(jié)等效電容作用明顯，充放電時(shí)間長(zhǎng)，一般開關(guān)管的關(guān)斷時(shí)間大約是幾納秒。目前八頁\總數(shù)一百一十五頁\編于七點(diǎn) 利用二極管的單向?qū)щ婇_關(guān)特性，可以用它構(gòu)成邏輯門。圖3-3、3-4分別給出了二極管構(gòu)成的與門與或門的電路圖。

圖3-3二極管構(gòu)成的與門圖3-4二極管構(gòu)成的或門目前九頁\總數(shù)一百一十五頁\編于七點(diǎn)2.半導(dǎo)體三極管的開關(guān)特性半導(dǎo)體三極管具有三個(gè)電極，如圖3-5(a)所示，分別是基極(b)、發(fā)射極(e)和集電極(c)。在數(shù)字電路中，半導(dǎo)體三極管總是工作在兩個(gè)開關(guān)狀態(tài)：飽和導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)，應(yīng)該避免放大狀態(tài)的出現(xiàn)。 三極管進(jìn)入飽和導(dǎo)通狀態(tài)的條件就是基極與發(fā)射極之間的電壓差到達(dá)二極管的導(dǎo)通閾值（0.7V左右）。三極管進(jìn)入截止?fàn)顟B(tài)的條件是基極與發(fā)射極之間的二極管截止。目前十頁\總數(shù)一百一十五頁\編于七點(diǎn) 對(duì)于圖3-5（a）的電路，當(dāng)輸入電壓Vi為高電平，三極管進(jìn)入飽和導(dǎo)通，輸出為低電平（Vce近似為0）。 當(dāng)輸入電壓Vi為低電平時(shí)，基極與發(fā)射極間二極管截止，此時(shí)三極管處于截止?fàn)顟B(tài)，輸出為高電平（Vce接近為+5V）。三極管開關(guān)電路就是一個(gè)“非”門，又稱為反相器，其輸出的電壓特性如圖3-5（b）所示。目前十一頁\總數(shù)一百一十五頁\編于七點(diǎn)3.1.3TTL與非邏輯門

1、TTL與非門電路組成圖3-6為TTL與非門典型電路，它由輸入級(jí)、中間級(jí)和輸出級(jí)三部分組成。

VT1是一個(gè)多發(fā)射極三極管，其等效電路如右下圖，在功能上可以粗略的等效為一個(gè)與門。中間級(jí)起放大作用，輸出級(jí)起反相作用。圖3-6TTL與非門目前十二頁\總數(shù)一百一十五頁\編于七點(diǎn)2、TTL與非門電路工作原理當(dāng)輸入A、B為高電平時(shí)，VT1工作在倒置狀態(tài)（發(fā)射極與集電極顛倒起來使用），其集電極為高電平，即VT2基極電位為高電平，則VT2由于基極電位很高而進(jìn)入飽和導(dǎo)通狀態(tài)，此時(shí)VT2的集電極與發(fā)射極之間接近短路，VT2發(fā)射極由于鉗位作用維持在比其基極低0.7V的電位上。由于此電位就是VT5的基極電位，它仍然很高，導(dǎo)致VT5進(jìn)入飽和導(dǎo)通，所以輸出F點(diǎn)的電位接近0V，即輸出低電平。此時(shí)由于VT2飽和導(dǎo)通，VT4的基極與VT5的基極電位接近，但是由于VT4發(fā)射極串聯(lián)了二極管VD3，至少要達(dá)到兩個(gè)導(dǎo)通閾值（即1.4V）時(shí)才能導(dǎo)通，而VT5的基極電位由于鉗位作用維持在0.7V左右，故VT4截止。目前十三頁\總數(shù)一百一十五頁\編于七點(diǎn)

當(dāng)兩個(gè)輸入中至少一個(gè)為低電平時(shí)，VT1的基極通過電阻R1接在+5V上，VT1飽和導(dǎo)通，則VT2的基極電位為低電平，VT2進(jìn)入截止?fàn)顟B(tài)。此時(shí)VT2的集電極與發(fā)射極之間近似開路，導(dǎo)致流過R2、R3的電流近似為0，這樣在兩個(gè)電阻上幾乎沒有壓降，所以VT5的基極電位接近0V，導(dǎo)致VT5截止。而VT4基極通過R2接到+5V，導(dǎo)致VT4飽和導(dǎo)通。因?yàn)檩敵龆丝蛰d，流過VT4和VD3的僅是VT5的漏電流，其值很小，則輸出F點(diǎn)電位近似為+3.6V（5V-0.7V-0.7V=3.6V），輸出為高電平。 綜上所述，整個(gè)電路實(shí)現(xiàn)了“與非”關(guān)系，即。目前十四頁\總數(shù)一百一十五頁\編于七點(diǎn)3、TTL邏輯門的外特性主要特征參數(shù)： （1）標(biāo)稱邏輯電平 門電路的邏輯功能是通過指定低電平表示“0”、高電平表示“1”來實(shí)現(xiàn)的。這種表示邏輯值“0”和“1”的理想電平值稱為標(biāo)稱邏輯電平，其值分別為0V、5V。 （2）輸出高電平VOH與輸出低電平VOL

與非門至少有一個(gè)輸入端接低電平時(shí)的輸出電平稱為輸出高電平，記作VOH。VOH的典型值是3.6V，產(chǎn)品規(guī)范值為VOH≥2.4V，標(biāo)準(zhǔn)高電平VSH=2.4V。與非門輸入全為高電平時(shí)的輸出電平稱為輸出低電平，記作VOL。VOL的典型值是0.3V，產(chǎn)品規(guī)范值為VOL≤0.4V，標(biāo)準(zhǔn)低電平VSL=0.4V。目前十五頁\總數(shù)一百一十五頁\編于七點(diǎn) （3）開門電平VON與關(guān)門電平VOFF

與非門在額定負(fù)載下輸出達(dá)到標(biāo)準(zhǔn)低電平VSL時(shí)，允許輸入的高電平的最小值稱為開門電平VON。只有輸入電平大于VON，與非門才進(jìn)入開門狀態(tài)，輸出低電平。即開門電平VON是為使與非門進(jìn)入開通狀態(tài)所需要輸入的最低電平。VON的典型值為1.5V，產(chǎn)品規(guī)范值為VON≤1.8V。當(dāng)輸入高電平受負(fù)向干擾而降低時(shí)，只要不小于開門電平VON，輸出仍然保持低電平。所以開門電平愈小，表明電路抗負(fù)向干擾能力愈強(qiáng)。

目前十六頁\總數(shù)一百一十五頁\編于七點(diǎn)與非門輸出空載時(shí)，使輸出電平達(dá)到標(biāo)準(zhǔn)高電平VSH的輸入電平稱為關(guān)門電平VOFF，它表示使與非門關(guān)斷所允許的最大輸入電平。VOFF

的典型值為1V，產(chǎn)品規(guī)范值VOFF≥0.8V。當(dāng)輸入低電平受正向干擾而增加時(shí)，只要不大于關(guān)門電平VOFF，輸出仍能保持高電平。所以關(guān)門電平愈大，表明電路抗正向干擾能力愈強(qiáng)。（4）扇出系數(shù)NO

扇出系數(shù)是指一個(gè)與非門輸出端連接同類門的最多個(gè)數(shù)，它表示與非門的帶負(fù)載能力。對(duì)TTL與非門，NO≥8。目前十七頁\總數(shù)一百一十五頁\編于七點(diǎn)3.1.4OC門和TS門由于數(shù)字電路系統(tǒng)的需要，有時(shí)要將多個(gè)邏輯電路的輸出連接在一起，形成一個(gè)總線結(jié)構(gòu)。但前面所述的使用推拉輸出結(jié)構(gòu)的邏輯門無論出于開態(tài)還是關(guān)態(tài)，輸出都呈現(xiàn)低阻抗，則在總線結(jié)構(gòu)下，當(dāng)兩個(gè)輸出電平不同時(shí)，不僅無法確定此時(shí)的輸出邏輯電平，還會(huì)有一個(gè)很大的電流流過兩個(gè)門的輸出級(jí)，造成負(fù)載電流過大而燒毀芯片。集電極開路輸出門（OC門）和三態(tài)輸出門（TS門）正好可以解決這個(gè)問題。目前十八頁\總數(shù)一百一十五頁\編于七點(diǎn)1、集電極開路門集電極開路（OpenCollector）門，簡(jiǎn)稱OC門，是指這種門的輸出級(jí)為集電極開路結(jié)構(gòu)。OC門可以是與非門，也可以是與門、或門等完成各種邏輯功能的門。圖3-10分別給出了集電極開路與非門的電路結(jié)構(gòu)及其邏輯符號(hào)。目前十九頁\總數(shù)一百一十五頁\編于七點(diǎn)

OC與非門與普通與非門電路的差別僅在于三極管VT5的集電極是開路的，這就把一般TTL門電路的推拉式輸出級(jí)改為三極管集電極開路輸出。由于內(nèi)部并沒有集電極負(fù)載，使用時(shí)必須在電源和輸出端之間外接一個(gè)適當(dāng)?shù)纳侠?fù)載電阻RL，從而保證即使輸出低電平也不會(huì)因負(fù)載電流過大而燒毀芯片。下面給出了OC門的一些應(yīng)用。目前二十頁\總數(shù)一百一十五頁\編于七點(diǎn)

圖3-11OC門實(shí)現(xiàn)線與圖3-12OC門作電平轉(zhuǎn)換器

3-13OC門作驅(qū)動(dòng)器目前二十一頁\總數(shù)一百一十五頁\編于七點(diǎn)2、三態(tài)輸出門（TS門）三態(tài)輸出門（Three-StateLogic），簡(jiǎn)稱TS門或三態(tài)門。三態(tài)門有三個(gè)輸出狀態(tài)，除了高電平狀態(tài)和低電平狀態(tài)外，還有一個(gè)高阻抗輸出狀態(tài)。圖3-14為三態(tài)與非門的典型電路及邏輯符號(hào)，它是在普通與非門的基礎(chǔ)上增加了控制端和控制電路（圖中虛框中）而構(gòu)成的。目前二十二頁\總數(shù)一百一十五頁\編于七點(diǎn)圖3-14三態(tài)與非門電路和邏輯符號(hào)上面兩個(gè)電路的使能端工作電平相反：一個(gè)是高電平，一個(gè)是低電平，使能端符號(hào)不同。目前二十三頁\總數(shù)一百一十五頁\編于七點(diǎn)

三態(tài)門的基本用途就是能夠?qū)崿F(xiàn)用一根導(dǎo)線輪流傳輸幾個(gè)不同的數(shù)據(jù)或控制信號(hào)。通常將接受多個(gè)門的輸出信號(hào)的線稱為總線。3-15

三態(tài)門構(gòu)成的單向總線

圖3-16三態(tài)門構(gòu)成的雙向總線目前二十四頁\總數(shù)一百一十五頁\編于七點(diǎn)

需要指出：三態(tài)門的輸出可以并接，形成總線，但它與OC門并接獲得線與邏輯是不同的，因這里總線輸出是按序進(jìn)行的。換句話說，三態(tài)門的使能信號(hào)需要編程，保證不會(huì)有兩個(gè)或兩個(gè)以上的三態(tài)門同時(shí)輸出信號(hào)。另外，由于三態(tài)門不需外接負(fù)載電阻，工作速度快，所以可以將多個(gè)三態(tài)門的輸出端并接。目前二十五頁\總數(shù)一百一十五頁\編于七點(diǎn)3.2組合邏輯電路的基本概念如果邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出“0”或“1”僅僅取決于該時(shí)刻各個(gè)輸入端的取值組合，而與過去的輸入端取值無關(guān)，則稱該電路是組合邏輯電路。圖3-17組合邏輯電路結(jié)構(gòu)組合邏輯電路由門電路構(gòu)成。組合邏輯電路中沒有反饋回路，A1，A2，…，An輸入的取值組合通過邏輯電路進(jìn)行邏輯運(yùn)算，在輸出端產(chǎn)生輸出值。目前二十六頁\總數(shù)一百一十五頁\編于七點(diǎn)3.3組合邏輯電路的分析組合邏輯電路的分析是根據(jù)給定的組合邏輯電路，找出輸入值與輸出值之間的邏輯關(guān)系。也就是，當(dāng)輸入“0”或“1”確定以后，經(jīng)過邏輯電路運(yùn)算，它的輸出值是什么。當(dāng)輸入值“0”或“1”變化后，它的輸出值又是什么。因此，通過對(duì)組合邏輯電路的分析，能夠得到該組合邏輯電路的功能。目前二十七頁\總數(shù)一百一十五頁\編于七點(diǎn)3.3.1組合邏輯電路的分析方法(1)根據(jù)組合邏輯電路圖，寫出輸出邏輯函數(shù)表達(dá)式(2)化簡(jiǎn)輸出邏輯函數(shù)表達(dá)式 (3)列出輸出邏輯函數(shù)真值表(4)邏輯功能評(píng)述目前二十八頁\總數(shù)一百一十五頁\編于七點(diǎn)3.3.2組合邏輯電路的分析舉例例3-1分析圖3-18所示的組合邏輯電路，敘述它的邏輯功能。圖3-18例3-1的組合邏輯電路目前二十九頁\總數(shù)一百一十五頁\編于七點(diǎn)

解：第1步，寫出輸出邏輯函數(shù)表達(dá)式。該邏輯電路有3層，第三層的輸出為P1，第二層的輸出為P2、P3和P4，第一層為F。在這里是從第三層開始寫出表達(dá)式并且把它們代入到后面的第二層P2、P3、P4和第一層F中。各層的表達(dá)式如下：P1= P2=AP1 P3=BP1 P4=CP1F(A,B,C)==第2步，化簡(jiǎn)邏輯函數(shù)表達(dá)式

F(A,B,C)===ABC+目前三十頁\總數(shù)一百一十五頁\編于七點(diǎn)第3步，列出組合邏輯電路的真值表，如表3-1所示。該邏輯函數(shù)有三個(gè)變量，A、B和C，共有23個(gè)輸入值的組合。把真值表中每一行的輸入值代入到F（A，B，C）=ABC+中，計(jì)算出F的值，填入到真值表右邊的F中。表3-1例3-1的組合邏輯電路的真值表目前三十一頁\總數(shù)一百一十五頁\編于七點(diǎn)第4步，邏輯功能評(píng)述。從表3-1中可以看出，圖3-18的組合邏輯電路輸入變量A、B和C的取值全為“0”或者全為“1”時(shí)，邏輯電路輸出F的值為“1”。在輸入變量A、B和C的取值為其他組合時(shí)，輸出F的值為“0”。也就是說，當(dāng)電路的輸入變量的取值相同時(shí)，邏輯電路輸出為“1”；輸入變量的取值不相同時(shí)，輸出為“0”。因此，該電路是判斷輸入值“0”或者“1”是否是一致的邏輯電路。目前三十二頁\總數(shù)一百一十五頁\編于七點(diǎn)例3-2分析圖3-19所示的組合邏輯電路，簡(jiǎn)述它的邏輯功能。圖3-19例3-2的組合邏輯電路目前三十三頁\總數(shù)一百一十五頁\編于七點(diǎn)第1步，寫出輸出邏輯函數(shù)表達(dá)式。 S=C= 第2步，化簡(jiǎn)邏輯函數(shù)表達(dá)式。 S==

==

=

C==AB目前三十四頁\總數(shù)一百一十五頁\編于七點(diǎn)第3步，列出組合邏輯電路的真值表,如表3-2所示。該函數(shù)有兩個(gè)變量A和B，共有22個(gè)輸入變量值的組合。把真值表中每一行的輸入值代入到S和C的邏輯函數(shù)中，計(jì)算出S和C的值填入到真值表右邊的S列和C列中。表3-2例3-2的組合邏輯電路真值表目前三十五頁\總數(shù)一百一十五頁\編于七點(diǎn) 第4步，邏輯功能評(píng)述。從表3-2中可以看出，若把A和B分別看作兩個(gè)二進(jìn)制數(shù)最低位的數(shù)符。輸出S是A和B兩個(gè)數(shù)值相加的“和”。輸出C是A和B兩個(gè)數(shù)值相加產(chǎn)生的“進(jìn)位”。具有這種邏輯功能的電路稱為半加器。目前三十六頁\總數(shù)一百一十五頁\編于七點(diǎn)3.4組合邏輯電路的設(shè)計(jì)3.4.1組合邏輯電路的設(shè)計(jì)方法(1)根據(jù)電路邏輯功能的要求列出真值正確理解文字要求,確定組合邏輯電路需要多少個(gè)輸入端和輸出端是列出真值表的關(guān)鍵。(2)由真值表寫出邏輯函數(shù)表達(dá)式化簡(jiǎn)邏輯函數(shù)，根據(jù)要求變換邏輯函數(shù)表達(dá)式。(3)畫出組合邏輯電路圖。目前三十七頁\總數(shù)一百一十五頁\編于七點(diǎn)3.4.2組合邏輯電路設(shè)計(jì)舉例例3-3用“與非”門設(shè)計(jì)一個(gè)多數(shù)表決邏輯電路，用以判斷A、B、C三個(gè)人中有兩個(gè)或兩個(gè)以上為“1”時(shí)，外部輸出為1，否則輸出為0。 解：根據(jù)設(shè)計(jì)要求，A、B、C為邏輯電路的輸入變量。輸出變量F表示表決結(jié)果。約定輸入變量取值為“1”表示“贊同”，取值為“0”表示“反對(duì)”。輸出變量F為“1”表示表決“通過”。目前三十八頁\總數(shù)一百一十五頁\編于七點(diǎn)第1步，根據(jù)題意列出真值表（見表3-3）

表3-3例3-3的組合邏輯電路真值表第2步，根據(jù)真值表寫出表達(dá)式。化簡(jiǎn)邏輯函數(shù)，并變換成“與非”表達(dá)式。從真值表中寫出F輸出函數(shù)表達(dá)式的方法是把F列中取值為“1”所對(duì)應(yīng)的最小項(xiàng)寫出來，它們之間是“或”運(yùn)算。目前三十九頁\總數(shù)一百一十五頁\編于七點(diǎn) F(A,B,C)=化簡(jiǎn)邏輯函數(shù)，得到 F(A,B,C)=AB+AC+BC變換成“與非”表達(dá)式，即F(A,B,C)==第3步，畫出組合邏輯電路圖目前四十頁\總數(shù)一百一十五頁\編于七點(diǎn)例3-4設(shè)計(jì)一個(gè)組合邏輯電路，比較兩個(gè)三位二進(jìn)制數(shù)。如果兩個(gè)三位二進(jìn)制數(shù)相等時(shí)，輸出為1，否則輸出為0。采用“異或”門組成邏輯電路。 解：根據(jù)該題的要求，假定一個(gè)三位二進(jìn)制數(shù)為A3A2A1，另一個(gè)為B3B2B1。用輸出變量F表示比較結(jié)果。如果比較結(jié)果“相等”，F(xiàn)為“1”，否則F為“0”。第1步，根據(jù)題意列出真值表。由于該題共有6個(gè)輸入邏輯變量，真值表左邊邏輯變量取值的組合個(gè)數(shù)共有26個(gè)，數(shù)量比較多。在這里不使用真值表，而是根據(jù)比較這兩個(gè)三位二進(jìn)制數(shù)的邏輯關(guān)系，直接寫出邏輯表達(dá)式。方法是：如果這兩個(gè)三位二進(jìn)制數(shù)相等，則這兩個(gè)三位二進(jìn)制數(shù)每一位數(shù)值都相等。也就是說A3=B3且A2=B2且A1=B1，即是A3、A2、A1與B3、B2、B1同時(shí)為“1”或同時(shí)為“0”。因而邏輯表達(dá)式可寫成:目前四十一頁\總數(shù)一百一十五頁\編于七點(diǎn) 根據(jù)上述分析邏輯函數(shù)表達(dá)式為，F(xiàn)(A3,A2,A1,B3,B2,B1)=第2步，根據(jù)要求把邏輯表達(dá)式變換成“異或”表達(dá)式F(A3,A2,A1,B3,B2,B1)=第3步，畫出組合邏輯電路圖（見圖3-21）。目前四十二頁\總數(shù)一百一十五頁\編于七點(diǎn)例3-5用“與非”門設(shè)計(jì)一位全加器。

解：在數(shù)字系統(tǒng)中，兩個(gè)二進(jìn)制數(shù)相加是指兩個(gè)二進(jìn)制數(shù)對(duì)應(yīng)位數(shù)符相加。設(shè)一個(gè)數(shù)符為Ai，另一個(gè)數(shù)符為Bi。完成兩個(gè)二進(jìn)制數(shù)對(duì)應(yīng)位的兩個(gè)數(shù)符相加的邏輯電路叫一位全加器。一位全加器一是能夠完成兩個(gè)數(shù)對(duì)應(yīng)位數(shù)符Ai和Bi相加，二是能夠接收來自低位Ai-1和Bi-1相加的進(jìn)位Ci-1，三是Ai和Bi相加產(chǎn)生本位和Si，四是能夠把Ai和Bi相加產(chǎn)生的進(jìn)位傳送到它的高一位，要有一個(gè)進(jìn)位位Ci。因此，一位全加器有三個(gè)輸入端Ai、Bi、Ci-1，兩個(gè)輸出端Si、Ci。一位全加器的邏輯符號(hào)如圖3-22所示。目前四十三頁\總數(shù)一百一十五頁\編于七點(diǎn)圖3-22一位全加器的邏輯符號(hào)第1步，根據(jù)題意列出真值表（見表3-4）第2步，寫出邏輯函數(shù)表達(dá)式Si=

Ci=表3-4例3-5題的真值表目前四十四頁\總數(shù)一百一十五頁\編于七點(diǎn) 對(duì)邏輯函數(shù)表達(dá)式Si，Ci進(jìn)行變換，使用“與非”表達(dá)式， Si=

=

= 下面使用例3-2中的表達(dá)式S=。因此Si可寫為Si===目前四十五頁\總數(shù)一百一十五頁\編于七點(diǎn)經(jīng)過變換，該表達(dá)式能夠滿足用“與非”門設(shè)計(jì)的要求。同時(shí)可以看到，Si的表達(dá)式與S的表達(dá)式在形式上是相同。S是一個(gè)半加器，由于Si的表達(dá)式同S的表達(dá)式形式上相同，因此Si的邏輯電路也是一個(gè)半加器，只是輸入變量是S和Ci-1。這樣可以在S的半加器電路上加一個(gè)S半加器，構(gòu)成Si的組合邏輯電路。Si的組合邏輯電路見圖3-23所示。下面對(duì)Ci表達(dá)式進(jìn)行變換，得到 Ci=

===目前四十六頁\總數(shù)一百一十五頁\編于七點(diǎn)

第3步，畫出組合邏輯電路圖。一位全加器的組合邏輯電路見圖3-23示。它的電路結(jié)構(gòu)由二個(gè)半加器組成。前面半加器的輸入端是Ai和Bi，后面半加器的輸入端是S和Ci-1。進(jìn)位Ci是兩個(gè)半加器產(chǎn)生的和的與運(yùn)算。一位全加器是代表性的組合邏輯電路之一，使用多個(gè)全加器，就能夠構(gòu)成運(yùn)算器，這些內(nèi)容在后面介紹。圖3-23例3-5的一位全加器電路圖目前四十七頁\總數(shù)一百一十五頁\編于七點(diǎn)含有無關(guān)最小項(xiàng)的組合邏

輯電路的設(shè)計(jì)如果n個(gè)變量的邏輯函數(shù)F中包含若干個(gè)最小項(xiàng)，那么其余的最小項(xiàng)包含在邏輯函數(shù)中。但是，在組合邏輯電路設(shè)計(jì)中，有時(shí)會(huì)出現(xiàn)一個(gè)邏輯函數(shù)中有的最小項(xiàng)既不在邏輯函數(shù)F中，也不在邏輯函數(shù)中，這些最小項(xiàng)稱為邏輯函數(shù)F的無關(guān)最小項(xiàng)。下面結(jié)合組合邏輯電路設(shè)計(jì)，說明無關(guān)最小項(xiàng)的產(chǎn)生原因，以及在組合邏輯電路設(shè)計(jì)中如何使用無關(guān)最小項(xiàng)。目前四十八頁\總數(shù)一百一十五頁\編于七點(diǎn)例3-6設(shè)計(jì)一個(gè)組合邏輯電路以產(chǎn)生操作碼，當(dāng)按下“+”、“－”和“×”操作鍵時(shí)，分別產(chǎn)生操作碼01、10和11，如圖3-24所示。圖3-24例3-6的邏輯電路框圖目前四十九頁\總數(shù)一百一十五頁\編于七點(diǎn)

解：第1步，根據(jù)題意列出真值表。根據(jù)題意，3個(gè)操作鍵“+”，“－”和“×”是組合邏輯電路的輸入端，分別用A、B、C表示。當(dāng)按下鍵時(shí)，輸入值為“1”，反之為“0”。輸出端產(chǎn)生操作碼是兩位二進(jìn)制數(shù)代碼，分別用F2和F1表示。真值表如表3-5所示。在真值表中第1行，A、B、C都是“0”，表示3個(gè)操作鍵“+”，“－”，和“×”都沒有按下。在真值表中第5行，A為“1”，表示“+”鍵按下，產(chǎn)生“01”操作碼。這時(shí)B為“0”同時(shí)C為“0”，表示“－”、“×”鍵沒有按下。在真值表中第4、6、7和8行，A、B和C變量中有兩個(gè)或者兩個(gè)以上同時(shí)為“1”是不可能發(fā)生的，即不可能發(fā)生兩個(gè)鍵同時(shí)按下去的情況。從組合邏輯電路來講，最小項(xiàng)m3，m5，m6和m7是這個(gè)組合邏輯電路輸入端不可能產(chǎn)生的最小項(xiàng)。它們是這個(gè)組合邏輯電路的4個(gè)無關(guān)最小項(xiàng)。目前五十頁\總數(shù)一百一十五頁\編于七點(diǎn) 在真值表中，表示邏輯函數(shù)F2和F1中的無關(guān)最小項(xiàng)，是在F2，F(xiàn)1兩列中分別填上“d”，表示d所對(duì)應(yīng)的這些最小項(xiàng)是這個(gè)組合邏輯電路的無關(guān)最小項(xiàng)。寫出邏輯函數(shù)表達(dá)式。既然m3，m5，m6和m7是該題中不可能產(chǎn)生的最小項(xiàng)，則把這4個(gè)無關(guān)最小項(xiàng)添加到F2和F1中，將不影響F2和F1的邏輯值。表3-5例3-6的真值表目前五十一頁\總數(shù)一百一十五頁\編于七點(diǎn)邏輯函數(shù)表達(dá)式如下，在d后面括號(hào)中的數(shù)字是無關(guān)最小項(xiàng)。F2(A，B，C)=∑m(1，2)+d(3，5，6，7)F1(A，B，C)=∑m(1，4)+d(3，5，6，7)第2步，化簡(jiǎn)邏輯函數(shù)F2和F1。

a)F2的卡諾圖

b)F1的卡諾圖

F2(A，B，C)=B+C

F1(A，B，C)=A+C目前五十二頁\總數(shù)一百一十五頁\編于七點(diǎn)從以上可以看出，在一個(gè)組合邏輯電路設(shè)計(jì)中，如果有無關(guān)最小項(xiàng)存在，可以把這些無關(guān)最小項(xiàng)添加到邏輯函數(shù)中，它不影響邏輯函數(shù)的邏輯值。在化簡(jiǎn)邏輯函數(shù)時(shí)，如果填“d”的小方格與填“1”的小方格相鄰而且構(gòu)成2m個(gè)小方格，則把填“d”的小方格和填“1”的小方格一起作為一個(gè)卡諾圈進(jìn)行化簡(jiǎn)。 第3步，畫出組合邏輯電路圖（見圖3-26）。圖3-26例3-6的邏輯電路圖目前五十三頁\總數(shù)一百一十五頁\編于七點(diǎn)例3-7設(shè)計(jì)一個(gè)組合邏輯電路，將8421BCD碼轉(zhuǎn)換成余3BCD碼。 解：根據(jù)題意輸入是8421BCD碼，它的4個(gè)輸入端用B8、B4、B2和B1表示。輸出是余3碼，用A、B、C和D表示，電路的框圖如圖3-27所示。圖3-27例3-7的邏輯電路框圖目前五十四頁\總數(shù)一百一十五頁\編于七點(diǎn) 第1步，根據(jù)題意列出真值表。在該題中，8421BCD碼有0000～1001十種輸入，另外1010～1111六種輸入是不可能發(fā)生的。因此m10～m15是該題中的無關(guān)最小項(xiàng)。根據(jù)題意列出的真值表如表3-6所示。表3-6例3-7的真值表目前五十五頁\總數(shù)一百一十五頁\編于七點(diǎn) 第2步，寫出邏輯函數(shù)表達(dá)式

A（B8,B4,B2,B1）=∑m(5,6,7,8,9)+∑d(10,11,12,13,14,15)B（B8,B4,B2,B1）=∑m(1,2,3,4,9)+∑d(10,11,12,13,14,15)C（B8,B4,B2,B1）=∑m(0,3,4,7,8)+∑d(10,11,12,13,14,15)

D（B8,B4,B2,B1）=∑m(0,2,4,6,8)+∑d(10,11,12,13,14,15)目前五十六頁\總數(shù)一百一十五頁\編于七點(diǎn)化簡(jiǎn)邏輯函數(shù)A、B、C和D。

A=B8+B4B2+B4B1

B=

C=

D=

目前五十七頁\總數(shù)一百一十五頁\編于七點(diǎn) 下面對(duì)化簡(jiǎn)以后的邏輯函數(shù)進(jìn)行變換。這里進(jìn)行邏輯函數(shù)變換的目的是使有些門電路可以公共使用，從而使邏輯電路中門電路的個(gè)數(shù)為最少。A=B8+B4B2+B4B1=

=

B（B8,B4,B2,B1）===

C（B8,B4,B2,B1）=

=

D（B8,B4,B2,B1）=目前五十八頁\總數(shù)一百一十五頁\編于七點(diǎn)第3步，畫出組合邏輯電路圖（見圖3-29）。圖3-29例3-7的邏輯電路圖目前五十九頁\總數(shù)一百一十五頁\編于七點(diǎn)3.4.4邏輯函數(shù)中反變量的處理組合邏輯電路設(shè)計(jì)得到的邏輯函數(shù)表達(dá)式中經(jīng)常會(huì)包含反變量。如果一個(gè)邏輯函數(shù)有n個(gè)變量，在表達(dá)式中每一個(gè)變量都存在反變量，則組合邏輯電路輸入端的個(gè)數(shù)就會(huì)多一倍。因此，把表達(dá)式中的反變量用原變量進(jìn)行替換，又不改變?cè)瓉磉壿嫼瘮?shù)的功能，是十分必要的。目前六十頁\總數(shù)一百一十五頁\編于七點(diǎn)將邏輯函數(shù)中的反變量用原變量替換可以使用公理、定理和規(guī)則。例如 F(A,B,C,D)=

=如果邏輯函數(shù)是“積之和”表達(dá)式，對(duì)于邏輯表達(dá)式中含有反變量的單個(gè)與項(xiàng)，例如與項(xiàng)，其中的“AB”稱為“”的頭部因子，“”稱為“AB”的尾部因子。在該項(xiàng)中，尾部因子D是反變量。使單個(gè)與項(xiàng)中不含反變量的方法是把頭部因子中的變量插入到尾部因子中，使尾部因子不存在反變量。這樣可以變換為、和，項(xiàng)中不存在反變量。目前六十一頁\總數(shù)一百一十五頁\編于七點(diǎn)3.4.5組合邏輯電路的險(xiǎn)象假定門電路的延時(shí)時(shí)間為tpd。根據(jù)“與非”運(yùn)算，“與非”門的輸出端是由“1”變到“0”，再從“0”變到“1”。由于門電路有延時(shí)時(shí)間tpd，故輸出值的變化滯后輸入值tpd時(shí)間，如圖3-30所示。圖3-30門電路的延時(shí)目前六十二頁\總數(shù)一百一十五頁\編于七點(diǎn)1.組合邏輯電路中的競(jìng)爭(zhēng)與險(xiǎn)象組合邏輯電路是由門電路組合而成的，在組合邏輯電路中每一層的門電路個(gè)數(shù)和類型都不會(huì)相同，這就會(huì)出現(xiàn)一個(gè)現(xiàn)象，那即是當(dāng)輸入信號(hào)經(jīng)過組合邏輯電路中間層門電路的邏輯運(yùn)算后，到達(dá)第Ki層門電路輸入端的時(shí)間不一致，這種現(xiàn)象稱為競(jìng)爭(zhēng)。 競(jìng)爭(zhēng)可能導(dǎo)致第Ki層的輸出端產(chǎn)生短暫的一個(gè)延時(shí)tpd或者幾個(gè)延時(shí)tpd的錯(cuò)誤輸出值，然后又回到正確的輸出值，這種現(xiàn)象稱為險(xiǎn)象。值得注意的是，并不是所有競(jìng)爭(zhēng)現(xiàn)象必然會(huì)產(chǎn)生險(xiǎn)象。也就是，組合邏輯電路雖然有競(jìng)爭(zhēng)現(xiàn)象產(chǎn)生，但是不會(huì)一定產(chǎn)生險(xiǎn)象。目前六十三頁\總數(shù)一百一十五頁\編于七點(diǎn)必須強(qiáng)調(diào)的是險(xiǎn)象其一是由于競(jìng)爭(zhēng)現(xiàn)象存在，它屬于電路結(jié)構(gòu)的問題。其二是電路輸入發(fā)生變化的時(shí)候，例如一個(gè)輸入變量從“0”變到“1”，再從“1”變到“0”，可能產(chǎn)生險(xiǎn)象。圖3-31的組合邏輯電路由三層門電路組成。設(shè)每個(gè)門的延時(shí)時(shí)間為tpd。假定輸入變量A和C的值始終為“1”。輸入變量B由“0”→“1”→“0”變化時(shí)，輸出變量F有險(xiǎn)象存在。

圖3-31組合邏輯電路目前六十四頁\總數(shù)一百一十五頁\編于七點(diǎn)

圖3-32圖3-31組合邏輯電路的波形圖圖3-32中變量B的輸入值從“0”→“1”→“0”發(fā)生變化時(shí)，在t1～t2、t4～t5期間有競(jìng)爭(zhēng)，只有后者在t5～t6期間有險(xiǎn)象產(chǎn)生。目前六十五頁\總數(shù)一百一十五頁\編于七點(diǎn)2.險(xiǎn)象的分類靜態(tài)險(xiǎn)象是指在輸入發(fā)生變化而輸出不應(yīng)當(dāng)發(fā)生變化的情況下，產(chǎn)生短暫的錯(cuò)誤輸出，然后又回到正確輸出。動(dòng)態(tài)險(xiǎn)象是指在輸入發(fā)生變化而輸出也發(fā)生變化的情況下，產(chǎn)生短暫的錯(cuò)誤輸出，然后又回到正確的輸出。圖3-33靜態(tài)險(xiǎn)象和動(dòng)態(tài)險(xiǎn)象示意圖目前六十六頁\總數(shù)一百一十五頁\編于七點(diǎn)3.險(xiǎn)象的判斷 (1)邏輯代數(shù)法判別險(xiǎn)象當(dāng)某個(gè)邏輯函數(shù)在其某些變量的值確定后，如果邏輯函數(shù)呈現(xiàn)F(A)=或者F(A)=的形式，則可以判定該邏輯電路存在著險(xiǎn)象。

a)

的波形圖b)的波形圖目前六十七頁\總數(shù)一百一十五頁\編于七點(diǎn) (2)卡諾圖法判別險(xiǎn)象采用卡諾圖法判別險(xiǎn)象是觀察在卡諾圖中是否出現(xiàn)兩個(gè)卡諾圈“相切”情況，如果兩個(gè)卡諾圈有公共的邊，則該卡諾圖表示的該邏輯函數(shù)存在險(xiǎn)象。如圖3-35所示。該邏輯函數(shù)有兩個(gè)卡諾圈，這兩個(gè)卡諾圈相切，因此有險(xiǎn)象存在。圖3-35F=AB+BC的卡諾圖目前六十八頁\總數(shù)一百一十五頁\編于七點(diǎn)4.險(xiǎn)象的消除

為了使一個(gè)電路可靠的工作，設(shè)計(jì)者應(yīng)當(dāng)設(shè)法消除或避免電路中可能出現(xiàn)的險(xiǎn)象。常用方法有：濾波法、脈沖選通法和增加冗余項(xiàng)法。1）濾波法濾波法是在門電路的輸出端接上一個(gè)低通RC濾波電路（慣性延時(shí)環(huán)節(jié)），將尖峰脈沖的幅度削減至門電路的閾值電壓以下。圖3-36濾波法的電路結(jié)構(gòu)及效果目前六十九頁\總數(shù)一百一十五頁\編于七點(diǎn)2）脈沖選通法

對(duì)輸出波形從時(shí)間上加以選擇和控制，利用選通脈沖選擇輸出波形的穩(wěn)定部分，而有意避開可能出現(xiàn)的尖脈沖，以便獲得正確的輸出。&Z&&&ACG2G3G1BG4P>2tpAP圖3-37脈沖選通法原理圖目前七十頁\總數(shù)一百一十五頁\編于七點(diǎn) 3）增加冗余項(xiàng)法

增加冗余項(xiàng)法，是通過在函數(shù)表達(dá)式中“加”上多余的“與”項(xiàng)或“乘”上多余的“或”項(xiàng)，使原函數(shù)不再可能化成或的形式，從而將可能產(chǎn)生的險(xiǎn)象消除。冗余項(xiàng)的具體選擇方法可采用代數(shù)法或卡諾圖法。(1)代數(shù)法例3.8用增加冗余項(xiàng)的方法消除圖3-38所示電路中可能產(chǎn)生的險(xiǎn)象。圖3-38例3.8電路原理圖目前七十一頁\總數(shù)一百一十五頁\編于七點(diǎn)

解圖3-38所示的電路對(duì)應(yīng)的函數(shù)表達(dá)式為：，BC=11時(shí)，A的變化使電路可能產(chǎn)生“0”型險(xiǎn)象，若在表達(dá)式中包含“與”項(xiàng)BC，即可消除險(xiǎn)象。由邏輯代數(shù)公式（包含律）可知，所以BC是函數(shù)的一個(gè)冗余項(xiàng)，將BC加入函數(shù)表達(dá)式中并不影響原函數(shù)的功能。 增加了冗余項(xiàng)BC后的邏輯電路圖如圖3-39所示。圖3-39例3.8增加冗余項(xiàng)后邏輯電路圖目前七十二頁\總數(shù)一百一十五頁\編于七點(diǎn)（2）卡諾圖法我們知道,當(dāng)邏輯函數(shù)對(duì)應(yīng)的卡諾圖中存在相切的圈，而相切的兩個(gè)方格又沒有同時(shí)被另一個(gè)圈包含，則當(dāng)變量組合在相切方格之間變化時(shí)，存在險(xiǎn)象。因此，通過增加由這兩個(gè)相切方格組成的圈，就可以消除險(xiǎn)象。例3.9某組合電路對(duì)應(yīng)的函數(shù)表達(dá)式為F(A,B,C,D)=，試用增加冗余項(xiàng)的方法消除該電路中可能產(chǎn)生的險(xiǎn)象。目前七十三頁\總數(shù)一百一十五頁\編于七點(diǎn) 解首先，作出函數(shù)的卡諾圖。為了消除險(xiǎn)象，可在卡諾圖上增加兩個(gè)多余的卡諾圈，分別把最小項(xiàng)m5，m7和m9，m13圈起來，如圖3-40中虛線所示。增加兩個(gè)冗余項(xiàng)后，函數(shù)表達(dá)式變?yōu)椋篎(A,B,C,D)=圖3-40例3.9卡諾圖目前七十四頁\總數(shù)一百一十五頁\編于七點(diǎn)3.5常用組合邏輯集成電路3.5.1譯碼器 譯碼器是對(duì)具有一定含義的輸入進(jìn)行翻譯，將輸入代碼轉(zhuǎn)換成相應(yīng)輸出信號(hào)的一種組合邏輯電路。1.二進(jìn)制譯碼器二進(jìn)制譯碼器一般有n個(gè)輸入變量，2n個(gè)輸出變量，每個(gè)輸出變量對(duì)應(yīng)一個(gè)最小項(xiàng)。二進(jìn)制譯碼器一般有一個(gè)或者多個(gè)使能輸入端，當(dāng)使能輸入端為規(guī)定的有效電平時(shí)，二進(jìn)制譯碼器處于工作狀態(tài)。從功能上講，當(dāng)二進(jìn)制譯碼器處于工作狀態(tài)時(shí)，一旦輸入變量的取值確定以后，僅有一個(gè)輸出端為有效電平，其余的(2n－1)個(gè)輸出端為無效電平。如果有效電平是高電平，則無效電平是低電平，或者相反。目前七十五頁\總數(shù)一百一十五頁\編于七點(diǎn)表3-7

74LS138的真值表圖3-41

74LS138二進(jìn)制譯碼器目前七十六頁\總數(shù)一百一十五頁\編于七點(diǎn)

由表3-7可知,74LS138有3個(gè)輸入端C、B和A，8個(gè)輸出端~和以及3個(gè)使能端G1、和。當(dāng)G1=1、和均為“0”時(shí)，74LS138處于工作狀態(tài)。當(dāng)輸入變量CBA為“000”時(shí)，輸出端=0，其他的輸出端的輸出都為“1”；當(dāng)輸入變量CBA為“001”時(shí)，輸出端=0，其他的輸出端的輸出都為“1”?？梢缘玫矫總€(gè)輸出的邏輯函數(shù)為：，，…，，即74LS138的每一個(gè)輸出變量。注意，在74LS138中變量A處在最右邊的位置。 由于74LS138譯碼器的每一個(gè)輸出變量，因此使用74LS138譯碼器可以實(shí)現(xiàn)三變量的邏輯函數(shù)。目前七十七頁\總數(shù)一百一十五頁\編于七點(diǎn)例3-10使用74LS138實(shí)現(xiàn)一位全加器功能。 解：第1步，G1接5V，和接地（GND）。 第2步，寫出一位全加器的本位和Si以及進(jìn)位Ci的表達(dá)式。Si(Ai,Bi,Ci-1)=∑m(1,2,4,7)==Ci(Ai,Bi,Ci-1)=∑m(3,5,6,7)==

為了使用74LS138譯碼實(shí)現(xiàn)一位全加器，將74LS138譯碼器的輸入變量C、B、A分別作為一位全加器的三個(gè)變量Ai、Bi和Ci-1。目前七十八頁\總數(shù)一百一十五頁\編于七點(diǎn) 第3步，畫出邏輯電路圖（見圖3-42）。圖3-42例3-10的邏輯電路圖目前七十九頁\總數(shù)一百一十五頁\編于七點(diǎn)例3-11用74LS138譯碼器和“與非”門實(shí)現(xiàn)邏輯函數(shù)：F(A，B，C，D)=∑m(2，4，6，8，10，12，14)。 解：主要是如何用3∶8線譯碼器實(shí)現(xiàn)4∶16線譯碼器的功能的問題?？山柚?4LS138的使能輸入端來實(shí)現(xiàn)，方法是用譯碼器的一個(gè)使能端作為譯碼輸入端，將兩個(gè)3∶8線譯碼器擴(kuò)展成4∶16線譯碼器。 先將表達(dá)式變換為： =然后，按圖3-43進(jìn)行連接即可。圖3-43例3-11的邏輯電路圖目前八十頁\總數(shù)一百一十五頁\編于七點(diǎn)2.二-十進(jìn)制譯碼器

二-十進(jìn)制譯碼器的功能是將4位BCD碼的10組代碼翻譯成10個(gè)十進(jìn)制數(shù)字符號(hào)對(duì)應(yīng)的輸出信號(hào)。常用芯片74LS42是一個(gè)將8421碼轉(zhuǎn)換成十進(jìn)制數(shù)字的譯碼器，圖3-44給出了74LS42芯片邏輯電路圖，圖3-45給出了74LS42芯片引腳圖和邏輯符號(hào)。目前八十一頁\總數(shù)一百一十五頁\編于七點(diǎn)圖3-4474LS42芯片邏輯電路圖圖3-4574LS42芯片引腳圖和邏輯符號(hào)目前八十二頁\總數(shù)一百一十五頁\編于七點(diǎn)表3-874LS42譯碼器的功能表目前八十三頁\總數(shù)一百一十五頁\編于七點(diǎn)3.數(shù)字顯示譯碼器在數(shù)字系統(tǒng)中使用的是二進(jìn)制數(shù)，有時(shí)需要將數(shù)字系統(tǒng)中的二進(jìn)制數(shù)用十進(jìn)制數(shù)的形式顯示出來，因此以十進(jìn)制數(shù)顯示數(shù)字系統(tǒng)中的二進(jìn)制數(shù)是不可缺少的邏輯電路。顯示數(shù)字的邏輯電路一般由計(jì)數(shù)器、譯碼器和數(shù)碼顯示器組成，如圖3-46所示。圖3-46顯示數(shù)字邏輯電路的結(jié)構(gòu)框圖目前八十四頁\總數(shù)一百一十五頁\編于七點(diǎn)

在圖3-46中，計(jì)數(shù)器提供二進(jìn)制數(shù)；譯碼器是稱為七段數(shù)字譯碼器的邏輯電路，七段數(shù)字譯碼器用于譯碼并驅(qū)動(dòng)數(shù)碼顯示器，共同完成以十進(jìn)制數(shù)形式顯示二進(jìn)制數(shù)的功能；數(shù)碼顯示器是七段數(shù)碼顯示器，用于顯示一位十進(jìn)制數(shù)。圖3-47七段式數(shù)字顯示器(分別是七段式數(shù)字顯示器正面外形圖、發(fā)光段組合發(fā)光二極管共陽極連接、共陰極連接）目前八十五頁\總數(shù)一百一十五頁\編于七點(diǎn)圖3-4874LS47譯碼器的邏輯電路圖目前八十六頁\總數(shù)一百一十五頁\編于七點(diǎn)

表3-974LS47譯碼器的功能表目前八十七頁\總數(shù)一百一十五頁\編于七點(diǎn)

為滅零輸入端，用來熄滅無意義0的顯示。為熄滅輸入端/滅零輸出端，當(dāng)=0時(shí)，無論其他輸入如何，顯示管七段均熄滅。利用熄滅控制功能，可以在不需要觀察時(shí)全部熄滅顯示器來降低系統(tǒng)功耗。與共用一個(gè)引腳，當(dāng)=0且輸入碼為0時(shí)，為0，不顯示數(shù)字0，通常用來把有效數(shù)字前面的0滅掉。當(dāng)控制信號(hào)均為1時(shí)，譯碼器完成正常譯碼顯示功能。圖3-49八位數(shù)字顯示系統(tǒng)的滅零控制目前八十八頁\總數(shù)一百一十五頁\編于七點(diǎn)圖3-50共陽七段數(shù)碼管與74LS47譯碼器的連接目前八十九頁\總數(shù)一百一十五頁\編于七點(diǎn)圖3-51共陰七段數(shù)碼管與74LS48譯碼器的連接目前九十頁\總數(shù)一百一十五頁\編于七點(diǎn)3.5.2編碼器

將某一個(gè)輸入信號(hào)通過組合邏輯電路轉(zhuǎn)換為一個(gè)具有特定含義的代碼輸出，這個(gè)過程稱為編碼。具有編碼功能的邏輯電路稱為編碼器。編碼器一般有若干個(gè)輸入，在某一個(gè)時(shí)刻，只有一個(gè)輸入信號(hào)被轉(zhuǎn)換為編碼輸出。目前九十一頁\總數(shù)一百一十五頁\編于七點(diǎn)1、開關(guān)式8421BCD編碼器圖3－52開關(guān)式8421BCD編碼器邏輯電路圖目前九十二頁\總數(shù)一百一十五頁\編于七點(diǎn)表3-10開關(guān)式8421BCD編碼器真值表目前九十三頁\總數(shù)一百一十五頁\編于七點(diǎn)2.優(yōu)先編碼器優(yōu)先編碼器的輸入信號(hào)之間存在著高與低的級(jí)別關(guān)系，較高級(jí)別的輸入信號(hào)能夠屏蔽較低別的輸入信號(hào)。例如，當(dāng)有一個(gè)較低級(jí)別的輸入信號(hào)給優(yōu)先編碼器的時(shí)候，輸出端是該較低級(jí)別輸入信號(hào)的編碼。如果此時(shí)有一個(gè)較高級(jí)別的輸入信號(hào)輸入到優(yōu)先編碼器，則它的輸出端就不是較低級(jí)別輸入信號(hào)的編碼，而是較高級(jí)別輸入信號(hào)的編碼。優(yōu)先編碼器可以多片連接在一起使用，稱為級(jí)聯(lián)。目前九十四頁\總數(shù)一百一十五頁\編于七點(diǎn)

圖3-5374LS148優(yōu)先權(quán)編碼器邏輯電路圖和邏輯符號(hào)圖目前九十五頁\總數(shù)一百一十五頁\編于七點(diǎn)表3-11優(yōu)先編碼器74LS148的真值表目前九十六頁\總數(shù)一百一十五頁\編于七點(diǎn)

用于多片74LS148級(jí)聯(lián)。如果是使用多片優(yōu)先權(quán)編碼器，端連接另一片74LS148的端。在級(jí)聯(lián)中，74LS148優(yōu)先編碼器使用輸出為高電平，阻止級(jí)別低的優(yōu)先級(jí)編碼器工作。圖3－54兩片74LS148級(jí)聯(lián)構(gòu)成16個(gè)優(yōu)先級(jí)編碼器目前九十七頁\總數(shù)一百一十五頁\編于七點(diǎn)3.5.3數(shù)據(jù)選擇器數(shù)據(jù)選擇器是一種多路輸入，單輸出的組合邏輯電路。它的邏輯功能是從多路輸入中選擇一路輸入送到輸出端輸出，所選擇的輸入由輸入選擇控制端決定。如果一個(gè)數(shù)據(jù)選擇器有2n個(gè)輸入端，則要有n個(gè)輸入選擇控制端。常用的數(shù)據(jù)選擇有4路選擇器、8路選擇器和16路選擇器。目前九十八頁\總數(shù)一百一十五頁\編于七點(diǎn)74LS151的邏輯符號(hào)圖表3-1274LS151真值表目前九十九頁\總數(shù)一百一十五頁\編于七點(diǎn)從表3-11表可知，當(dāng)使能端為“1”時(shí)，74LS151處在非工作狀態(tài)。當(dāng)為“0”時(shí)，如果CBA=010時(shí)，Y=D2,，說明D2輸入端上的數(shù)據(jù)被選擇并且從Y出端送出。74LS151的邏輯函數(shù)表達(dá)式為Y(C，B，A)=+++

++++= 類似地，可以寫出2n路選擇器的輸出表達(dá)式

目前一百頁\總數(shù)一百一十五頁\編于七點(diǎn)

從使用的角度，數(shù)據(jù)選擇器除了具有從多路輸入中選擇一路輸入送到輸出端輸出的功能外，還可以使用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)。使用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)的方法是首先要確定把邏輯函數(shù)中哪些變量是作為選擇控制端，然后確定8個(gè)數(shù)據(jù)輸入端的數(shù)據(jù)。例3-12使用74LS151實(shí)現(xiàn)F（A2，A1，A0）=∑m（1，2，3，7）解：根據(jù)題目要求，使用74LS151實(shí)現(xiàn)邏輯函數(shù)F（A2，A1，A0）=∑m（1，2，3，7），首先要確定邏輯函數(shù)F（A2，A1，A0）中的3個(gè)變量A2、A1和A0哪個(gè)作為選擇控制端。把邏輯函數(shù)F（A2，A1，A0）中的3個(gè)變量A2、A1和A0要分別作為C、B和A的輸入，即C=A2，B=A1，A=A0。目前一百零一頁\總數(shù)一百一十五頁\編于七點(diǎn)

再來確定數(shù)據(jù)輸入端D0、D1、…D7的數(shù)據(jù)。根據(jù)邏輯函數(shù)F（A2，A1，A0）的表達(dá)式，當(dāng)A2A1A0=001、或者010、011、111時(shí)，邏輯函數(shù)F（A2，A1，A0）的值為1。因此，數(shù)據(jù)輸入端D1=1、D2=1、D3=1、D7=1，其它數(shù)據(jù)輸入端為0。也就是，A2A1A0=001、或者010、011、111時(shí)，分別把數(shù)據(jù)輸入端D1=1、D2=1、D3=1、D7=1數(shù)據(jù)送到輸出端Y輸出，達(dá)到用74LS151實(shí)現(xiàn)F（A2，A1，A0）=∑m（1，2，3，7）的目的。圖3-56例3-12的邏輯圖目前一百零二頁\總數(shù)一百一十五頁\編于七點(diǎn)3.5.4數(shù)據(jù)分配器數(shù)據(jù)分配器又稱多路分配器(Demultiplexer)，常用DEMUX表示。數(shù)據(jù)分配器的結(jié)構(gòu)與數(shù)據(jù)選擇器正好相反，它是一種單輸入、多輸出組合邏輯部件，由選擇控制變量決定輸入從哪一路輸出。圖3-574路DEMUX的邏輯電路圖和邏輯符號(hào)目前一百零三頁\總數(shù)一百一十五頁\編于七點(diǎn)由功能表可知，4路DEMUX的輸出表達(dá)式為：表3-134路DEMUX的功能表目前一百零四頁\總數(shù)一百一十五頁\編于七點(diǎn)由此可見，數(shù)據(jù)分配器與譯碼器的功能和結(jié)構(gòu)相似，一般可以相互替代。圖3-58給出了用74LS138譯碼器部分譯碼控制端作為數(shù)據(jù)輸入端實(shí)現(xiàn)原碼和反碼兩種輸出的8路數(shù)據(jù)分配器。圖3-5874LS138譯碼器實(shí)現(xiàn)的8路數(shù)據(jù)分配器目前一百零五頁\總數(shù)一百一十五頁\編于七點(diǎn)數(shù)據(jù)分配器常與數(shù)據(jù)選擇器聯(lián)用，以實(shí)現(xiàn)多通道數(shù)據(jù)分時(shí)傳送。圖3-59所示是利用一根數(shù)據(jù)傳輸線分時(shí)傳送8路數(shù)據(jù)的示意圖，在公共選擇控制變量ABC的控制下，實(shí)現(xiàn)Di-Fi的傳送(i=0～7)。圖3-59數(shù)據(jù)分配器與數(shù)據(jù)